컴퓨터 비전 응용을 위한 VLIW 보조프로세서의 하드웨어 설계

최병윤,Choi, Byeong-Yoon 한국정보통신학회 2014 한국정보통신학회논문지 Vol.18 No.9

본 논문에서는 자동차용 컴퓨터 비전 알고리즘을 고속으로 처리하기 위해 VLIW 보조프로세서를 설계하였다. VLIW 보조프로세서는 8단 파이프라인 구조로 1개의 사이클에 4개의 명령을 처리할 수 있으며, 보행자 인식을 위한 36개의 정수 및 부동 소수점 명령어 집합을 갖고 있다. 프로세서는 45nm CMOS 공정에서 최대 동작 속도는 300-MHz이며 약 210,900 게이트로 구성되며 예상 연산 성능은 1.2 GOPS 이다. VPE와 8개의 VLIW 코어로 구성된 비전 프로세서 시스템은 25~29 FPS의 보행자 검출 성능을 가진다. VLIW 보조 프로세서는 높은 검출 속도와 호스트 프로세서와 느슨한 결합 특성으로 다양한 비전 분야에 응용 가능하다. In this paper, a VLIW(Very Long Instruction Word) vision coprocessor which can efficiently accelerate computer vision algorithm for automotive is designed. The VLIW coprocessor executes four instructions per clock cycle via 8-stage pipelined structure and has 36 integer and floating-point instructions to accelerate computer vision algorithm for pedestrian detection. The processor has about 300-MHz operating frequency and about 210,900 gates under 45nm CMOS technology and its estimated performance is 1.2 GOPS(Giga Operations Per Second). The vision system composed of vision primitive engine and eight VLIW coprocessors can execute pedestrian detection at 25~29 frames per second(FPS). Because the VLIW coprocessor has high detection rate and loosely coupled interface with host processor, it can be efficiently applicable to a wide range of vision applications.

복소수 데이터 처리가 가능한 멀티미디어 프로세서용 고성능 연산회로의 하드웨어 설계

최병윤,Choi, Byeong-yoon 한국정보통신학회 2016 한국정보통신학회논문지 Vol.20 No.1

In this paper, a high-performance arithmetic unit which can efficiently accelerate a number of algorithms for multimedia application was designed. The 3-stage pipelined arithmetic unit can execute 38 operations for complex and fixed-point data by using efficient configuration for four 16-bit by 16-bit multipliers, new sign extension method for carry-save data, and correction constant scheme to eliminate sign-extension in compression operation of multiple partial multiplication results. The arithmetic unit has about 300-MHz operating frequency and about 37,000 gates on 45nm CMOS technology and its estimated performance is 300 MCOPS(Million Complex Operations Per Second). Because the arithmetic unit has high processing rate and supports a number of operations dedicated to various applications, it can be efficiently applicable to multimedia processors. 본 논문에서는 멀티미디어용 알고리즘을 고속으로 처리하기 위한 고성능 연산 회로를 설계하였다. 3단 파이프라인 구조로 동작하는 연산회로는 4개의 16-비트${\times}$16-비트 곱셈기의 효율적인 구성, 캐리 보존 형식 데이터에 대한 새로운 부호 확장 기법과 다수 개의 부분 곱셈 결과의 통합과정에 부호 확장을 제거하는 교정 상수 기법을 사용하여 복소수 데이터와 가변 길이 고정 소수점 데이터에 대한 38개의 연산을 처리할 수 있다. 설계한 프로세서는 45nm CMOS 공정에서 최대 동작 속도는 300 MHz이며 약 37,000 게이트로 구성되며 300 MCOPS의 연산 성능을 갖는다. 연산 프로세서는 높은 연산 속도와 응용 분야에 특화된 다양한 연산 지원으로 멀티미디어 프로세서에 효율적으로 응용 가능하다.

모바일 벡터 그래픽 프로세서용 역코사인 함수의 하드웨어 설계

최병윤,이종형,Choi, Byeong-Yoon,Lee, Jong-Hyoung 한국정보통신학회 2009 한국정보통신학회논문지 Vol.13 No.4

본 논문에서는 모바일 벡터 그래픽 가속기용 역코사인 연산 회로를 설계하였다. 모바일 그래픽스 응용은 기존 데스크 톱 컴퓨터에 비해 면적, 연산 시간, 전력 소모와 정밀도 측면에서 제약이 크다. 설계한 역코사인 함수 회로는 연산시간과 정밀도 조건을 만족하기 위해 IEEE 표준 부동 소수점 데이터 형식을 사용하며, 계수 테이블을 사용하는 2차 다항식 근사 기법을 채택하였으며, 하드웨어 공유 기법을 통해 면적을 감소시켰다. 역코사인 회로는 약 15,280개의 게이트로 구성되며, $0.35{\mu}m$ CMOS 공정 조건에서 약 125 Mhz의 동작 주파수를 가진다. 7개의 클록 사이클에 역코사인 함수를 구현하므로, 설계된 회로는 약 17.85 MOPS의 연산 성능을 갖고 있어서 OpenVG 프로세서에 적용이 가능하다. 또한 융통성 있는 구조 특성으로 설계된 회로는 ROM 내용의 교체와 속규모의 하드웨어 변경을 통해 지수함수, 삼각함수, 로그 함수와 같은 다른 초월함수에 적용이 가능하다. In this paper, the $arccos(cos^{-1})$ arithmetic unit for mobile graphics accelerator is designed. The mobile vector graphics applications need tight area, execution time, power dissipation, and accuracy constraints compared to desktop PC applications. The designed processor adopts 2nd-order polynomial approximation scheme based on IEEE floating point data format to satisfy speed and accuracy conditions and reduces area via hardware sharing structure. The arccosine processor consists of 15,280 gates and its estimated operating frequency is about 125Mhz at operating condition of $0.35{\mu}m$ CMOS technology. Because the processor can execute arccosine function within 7 clock cycles, it has about 17 MOPS(million arccos operations per second) execution rate and can be applicable to mobile OpenVG processor. And because of its flexible architecture, it can be applicable to the various transcendental functions such as exponential, trigonometric and logarithmic functions via replacement of ROM and minor hardware modification.

SHA-3과 SHAKE256 알고리듬을 지원하는 해쉬 프로세서의 하드웨어 설계

최병윤,Choi, Byeong-Yoon 한국정보통신학회 2017 한국정보통신학회논문지 Vol.21 No.6

본 논문에서는 새로운 해쉬 알고리듬인 SHA-3과 출력 길이 확장함수인 SHAKE256을 구현하는 해쉬 프로세서를 설계하였다. 해쉬 프로세서는 성능을 극대화하기 위해 Padder 블록, 라운드 코어 블록, 출력 블록이 블록 단계에서 파이프라인 구조로 동작한다. Padder 블록은 가변길이의 입력을 여러 개의 블록으로 만들고, 라운드 코어 블록은 on-the-fly 라운드 상수 생성기를 사용하여 SHA-3와 SHAKE256에 대응하는 해쉬 및 출력 확장 결과를 생성하며, 출력 블록은 결과 값을 호스트로 전달하는 기능을 수행한다. 해쉬 프로세서는 Xilinx Virtex-5 FPGA에서 최대 동작 속도는 220 MHz이며, SHA3-512의 경우 5.28 Gbps의 처리율을 갖는다. 프로세서는 SHA-3 와 SHAKE-256 알고리듬을 지원하므로 무결성, 키 생성, 난수 생성 등의 암호 분야에 응용이 가능하다. This paper describes a design of hash processor which can execute new hash algorithm, SHA-3 and extendable-output function (XOF), SHAKE-256. The processor that consists of padder block, round-core block and output block maximizes its performance by using the block-level pipelining scheme. The padder block formats the variable-length input data into multiple blocks and then round block generates SHA-3 message digest or SHAKE256 result for multiple blocks using on-the-fly round constant generator. The output block finally transfers the result to host processor. The hash processor that is implemented with Xilinx Virtex-5 FPGA can operate up to 220-MHz clock frequency. The estimated maximum throughput is 5.28 Gbps(giga bits per second) for SHA3-512. Because the processor supports both SHA-3 hash algorithm and SHAKE256 algorithm, it can be applicable to cryptographic areas such as data integrity, key generation and random number generation.

SEED 암호 보조 프로세서의 CPLD 구현

최병윤,김진일,Choi Byeong-Yoon,Kim Jin-Il 한국융합신호처리학회 2000 융합신호처리학회 논문지 (JISPS) Vol.1 No.2

본 논문에서는 SEED 알고리즘을 구현하는 암호 보조 프로세서를 CPLD로 구현하였다. 속도 와면적 사이의 상반 관계를 고려하여, 암호 보조 프로세서는 1 라운드 동작을 3개의 부분 라운드로 나누고, 클록마다 하나의 부분 라운드를 수행하는 구조를 갖는다. 동작속도를 향상시키기 위해서 암호 및 복호 동작의 라운드 키를 온라인 사전 계산 기법을 사용하여 계산하였으며, 다양한 분야에 응용 할 수 있도록 4가지 동작 모드를 지원한다. 설계한 암호 프로세서는 알테라사 EPF10K100GC503-3 디바이스에 구현하고, PC ISA 버스 인터페이스를 통한 문서 파일에 대한 암$\cdot$ 복호화 동작을 통해올바른 동작이 이루어짐을 확인하였다. 설계된 회로는 약 29,300개의 게이트로 구성되며 CPLD상에서 약 18Mhz의 동작 주파수를 가지며, ECB 동작 모드에서 약 44 Mbps의 암$\cdot$복호율의 성능을 얻을 수 있었다.

생활배수열을 이용한 축열식 히트펌프 시스템의 적용사례

최병윤,Choi, B.Y. 대한설비공학회 1995 설비저널 Vol.24 No.4

축열식 열펌프 시스템 적용사례

최병윤,Choi B. Y. 대한설비공학회 1993 설비저널 Vol.22 No.2

OCB-AES 암호 프로세서의 VLSI 설계

최병윤,이종형,Choi Byeong-Yoon,Lee Jong-Hyoung 한국정보통신학회 2005 한국정보통신학회논문지 Vol.9 No.8

본 논문에서는 암호 기능과 함께 데이터 인증 기능을 지원하는 OCB(offsetest codebook)-AES(advanced encryption) 암호 알고리즘을 VLSI로 설계하고 성능을 분석하였다. OCB-AES 암호 알고리즘은 기존 암호 시스템에서 암호 알고리즘과 인증에 구별된 알고리즘과 하드웨어를 사용함에 따른 많은 연산 시간과 하드웨어 문제를 해결하였다. 면적 효율적인 모듈화된 오프셋 생성기와 태그 생성 회로를 내장한 OCB-AES 프로세서는 IDEC 삼성 0.35um CMOS 공정으로 설계되었으며 약 55,700 게이트로 구성되며, 80MHz의 동작주파수로 930 Mbps의 암${\cdot}$복호율을 갖는다. 그리고 무결성과 인증에 사용되는 128 비트 태그를 생성하는데 소요되는 클록사이클 수는 (m+2)${\times}$(Nr+1)이다. 여기서 m은 메시지의 블록 수이며, Nr은 AES 암호 알고리즘의 라운드 수이다. 설계된 프로세서는 높은 암${\times}$복효율과 면적 효율성으로 IEEE 802.11i 무선 랜과 모바일용 SoC(System on chip)에 암호 처리를 위한 소프트 IP(Intellectual Property)로 적용 가능하다. In this paper, we describe VLSI design and performance evaluation of OCB-AES crytographic algorithm that simulataneously provides privacy and authenticity. The OCB-AES crytographic algorithm sovles the problems such as long operation time and large hardware of conventional crytographic system, because the conventional system must implement the privancy and authenticity sequentially with seqarated algorithms and hardware. The OCB-AES processor with area-efficient modular offset generator and tag generator is designed using IDEC Samsung 0.35um standard cell library and consists of about 55,700 gates. Its cipher rate is about 930Mbps and the number of clock cycles needed to generate the 128-bit tags for authenticity and integrity is (m+2)${\times}$(Nr+1), where m and Nr represent the number of block for message and number of rounds for AES encryption, respectively. The OCB-AES processor can be applicable to soft cryptographic IP of IEEE 802.11i wireless LAN and Mobile SoC.

모바일 그래픽 응용을 위한 파이프라인 구조 특수 목적 연산회로의 하드웨어 설계

최병윤,Choi, Byeong-Yoon 한국정보통신학회 2013 한국정보통신학회논문지 Vol.17 No.8

3차원 그래픽 API인 OpenGL과 Direct3D를 효율적으로 처리하기 위해 sine, cosine, 역수, 역제곱근, 지수 및 로그 연산을 처리하는 부동소수점 연산회로를 설계하였다. 고속 연산과 2 ulp 보다 작은 오차를 만족시키기 위해 2차 최대최소 근사 방식과 테이블 룩업 방식을 사용하였다. 설계된 회로는 65nm CMOS 표준 셀 조건에서 2.3-ns의 최대 지연시간을 갖고 있으며, 약 23,300 게이트로 구성된다. 최대 400 MFLOPS의 연산 성능과 높은 정밀도로, 설계한 연산회로는 3차원 모바일 그래픽 분야에 효율적으로 적용 가능하다. To efficiently execute 3D graphic APIs, such as OpenGL and Direct3D, special purpose arithmetic unit(SFU) which supports floating-point sine, cosine, reciprocal, inverse square root, base-two exponential, and logarithmic operations is designed. The SFU uses second order minimax approximation method and lookup table method to satisfy both error less than 2 ulp(unit in the last place) and high speed operation. The designed circuit has about 2.3-ns delay time under 65nm CMOS standard cell library and consists of about 23,300 gates. Due to its maximum performance of 400 MFLOPS and high accuracy, it can be efficiently applicable to mobile 3D graphics application.

A Modular On-the-fly Round Key Generator for AES Cryptographic Processor

최병윤,이종형,Choi Byeong-Yoon,Lee Jong-Hyoung The Korea Institute of Information and Commucation 2005 한국정보통신학회논문지 Vol.9 No.5

3가지 키 길이(128, 192, 256 비트)를 지원하는 AES Rijndael 암호 알고리즘에서 라운드 키를 빠르게 생성하는 것은 고성능 AES 암호 프로세서를 개발하는데 있어서 핵심적인 요소이다. 본 논문에서는 암호 및 복호 동작이 동일 칩 상에 구현되는 파이프라인 및 반복 구조 AES 프로세서에 모두 적용 가능한 라운드 키생성기를 제안한다. 제안된 라운드 키 생성기는 2개의 모듈(Key_exp_m, Key_exp_s)의 조합으로 구성되며, 모듈화되고 면적 효율적인 구조를 갖고 있다. 3가지 키 길이와 암호 및 복호 동작을 내장한 반복구조 AES 프로세서용 라운드 키 생성기는 0.25um CMOS 표준 셀 라이브러리를 사용할 경우 약 7.8ns의 지연시간을 갖고 있으며 약 17,700개의 게이트로 구성된다. Generating fast round key in AES Rijndael algorithm using three key sizes, such as 128, 192, and 256-bit keys is a critical factor to develop high throughput AES processors. In this paper, we propose on-the-fly round key generator which is applicable to the pipelined and non-pipelined AES processor in which cipher and decipher nodes must be implemented on a chip. The proposed round key generator has modular and area-and-time efficient structure implemented with simple connection of two key expander modules, such as key_exp_m and key_exp_s module. The round key generator for non-pipelined AES processor with support of three key lengths and cipher/decipher modes has about 7.8-ns delay time under 0.25um 2.5V CMOS standard cell library and consists of about 17,700 gates.