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JPEG 2000 부동소수점 연산용 Filter의 SoC 설계 및 구현
장종권,Chang Jong-Kwon 한국정보처리학회 2006 정보처리학회논문지 A Vol.13 No.3
JPEG 2000 알고리즘은 기존의 정지영상 압축 PEG 알고리즘에서 발생하는 블록화 현상의 문제점을 해결하였지만, 압축 율과 이미지 복원율을 높이기 위한 과정이 복잡해 졌고 부동소수점의 연산 시간이 많이 걸리는 단점을 가지고 있다. 이 단점을 보완하기 위하여 본 논문은 JPEG 2000 알고리즘의 부동소수점 연산이 많은 필터 부분을 하드웨어로 구현하였다. 이 DWT Filter[1] 칩은 Daubechies 9/7 filter[6]을 기반으로 설계되었고 성능과 크기(반도체 숫자)를 최적화하기 위해서 3 단계 파이프라인 시스템으로 구성되었다. 본 논문에서 설계한 Filter는 소프트웨어로 구현된 것보다 부동 소수점의 연산에서 7배 정도 성능이 향상되었다. JPEG 2000 is used as an alternative to solve the blocking artifact problem with the existing still image compression JPEG algorithm. However, it has shortcomings such as longer floating point computation time and more complexity in the procedure of enhancing the image compression rate and decompression rate. To compensate for these we implemented with hardware the JPEG 2000 algorithm's filter part which requires a lot of floating point computation. This DWT Filter[1] chip is designed on the basis of Daubechies 9/7 filter[6] and is composed of 3-stage pipeline system to optimize the performance and chip size. Our implemented Filter was 7 times faster than software based Filter in the floating point computation.
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VLSI 회로용 범용 자동 패턴 생성기의 설계 및 구현 기법
장종권,Jang, Jong-Gwon 한국정보처리학회 1995 정보처리논문지 Vol.2 No.3
본 논문에서는 VLSI 회로망의 데스트 패턴 생성에 적합한 범용 자동 데스트 패턴 생성기(UATPG)의 설계 및 구현 기법을 기술하고자 한다. UATPG는 기존 ATPG의 용량을 확장하고 CAD 사용자에게 편리한 설계 환경을 제공하는데 초점을 맞추어 구현되었다. 테스트 패턴 생성시에 함수적 게이트의 신호선 논리값확인 및 고장효과전달을 효과적 으로 수행하기 위하여 경험적인 기법을 고안하여 적용하였다. 또한, 테스트 용이화 설계(design for testability)에 사용되는 기억소자(flip-flop)가 의사 입출력으로 이 용되어 VLSI 회로망의 시험성을 한층 높여 주었다. 그 결과, UATPG는 사용의 용이성과 성능면에서 좋은 성과를 보여주었다. In this paper we propose a design and implementation technique of a universal automatic test pattern generator(UATPG) which is well suited for VLSI digital circuits. UATPG is designed to extend the capabilities of the existing APTG and to provide a convenient environment to computer-aided design(CAD) users. We employ heuristic techniques in line justification and fault propagation for functional gates during test pattern generation for a target fault. In addition, the flip-flops associated with design for testability (DFT) are exploited for pseudo PIs and pseudo POs to enhance the testabilities of VLSI circuits. As a result, UATPG shows a good enhancement in convenient usage and performance.
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장종권 울산대학교 1998 공학연구논문집 Vol.29 No.1
ASIC에 내장된 다중 RAM 모듈의 테스트를 위하여 BIST(Built-In Self Test)기법을 이용한 내장형 다중 RAM 모듈용 범용 BIST 생성기를 설계하였다. 본 논문에서 제안한 범용 BIST 생성기는 주어진 내장 RAM 모듈의 사양과 적용되는 테스트 알괼듬에 따라 이에 부합되는 BIST 회로를 VHDL 코드로 자동 생성하는 설계 자동화 도구로서, 각 모듈 단위로 설계되어 회로의 추가 개발 및 재사용이 가능하다. 뿐만 아니라, 직렬 인터페이스 기법을 사용하여 부가적인 핀 수를 줄였으며, BIST 회로 공유 기법의 도입으로 다중 RAM 테스트 시 다양한 사양의 RAM 테스트에 적용이 쉽도록 설계하였다. In this paper we propose a generic BIST builder of the embedded multiple RAM modules in ASICs. The BIST circuitry is automatically generated according to the specification fo the target RAM Modules and the test algorithms applying to them. The BIST is designed using the top-down technique and, thus, has several acvantages in the area of the selection of test algorithm, the development of the circuitry, and the reuse of the circuitry. In addition, we have modified the existing serial interfacing approach to obtain smaller additional BIST circuitry and hagher fault coverage and better BIST sharing of the target RAM Modules in ASICs.
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VLSI 디지털 회로용 범용 자동 패턴 생성기에 관한 연구
장종권 울산대학교 1993 공학연구논문집 Vol.24 No.2
VLSI 회로망에 사용할 수 있는 범용 자동 시험 패턴 생성기(UATPG)의 기법에 대하여 연구 하였다. UATPG는 기존 ATPG의 용량을 확장하고 CAD 사용자에게 편리한 환경을 제공하는데 초점을 맞추어 설계되었다. 함수적 게이트의 신호선 논리가 확인 및 고장 값 전달을 효과적으로 수행하기 위하여 경험적인 기법을 고안하여 사용하였다. 또한, 시험성을 고려한 설계(DFT)에 사용되는 기억소자(Flip-Flop)가 의사 입출력으로 이용되어 VLSI 디지털 회로망의 시험성을 한층 높여 주었다. 따라서, UATPG는 사용의 용이성과 성능면에서 좋은 결과를 보여 주었다. In this paper we propose a Universal Automatic Test Pattern Generator (UATPG) for VLSI digital circuits. UATPG is designed to extend the capabilities of the existing ATPG and provide a convenient environment to Computer-Aided Design (CAD) users. We employ heuristic techniques in backtracing and fault propagation for functional gates. In addition, flip-flops with Design For Testability (DFT) [1] are exploited for pseudo-PIs and pseudo-POs to enhance the testabilities of VLSI digital circuits [2] UATPG shows a good enhancement in convenient usage and performance.
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