Implementation and design of CMOS Direct-conversion Transmitter IC for WLAN/WMAN 5GHz band

김도형 서강대학교 대학원 2009 국내박사

As CMOS technologies has grown, CMOS IC markets have also been expanding to new areas, wireless communication system. High throughput WLAN markets such as 802.11x family already had started, attention is also being focused on longer distance system such as WMAN and WiBro. CMOS down-scaling helps to increase the maximum cut-off frequency, which provides superior performance for RF characteristics such as low noise, oscillation frequency, and available gain. However, the down-scaling of CMOS has deteriorated its high power handling capability, directly relevant to its linearity, which is an important factor for RF transmitter. Additionally, the CMOS transmitter ICs have relatively less studied than CMOS receivers. Hence, this thesis focuses on the implementation of CMOS RF transmitter and the improvement of non-linearity on low voltage supply. To increase the linear properties such as 1 dB compression point, new up-converter architecture is proposed and implemented on a 0.18 CMOS technology. To prevent voltage clipping that leads to a power compression from low supply voltage, V-I converters were used at the mixer input stage and 4 multiple paths were used with 4 different phases (0˚, 90˚, 180˚, and 270˚) at the output. The mixers behaved as both phase shifter and frequency up-converter so that the 4 multiple path structure with different phases can be integrated readily without large passive phase-shifters. The 4 multiple path provided not only the increase of the output power capability but the reduction of an LO (Local Oscillator) leakage. Simultaneous power combining and leakage cancellation technique is firstly proposed in this study. The fabricated up-converter showed significantly high input a P1dB of 0 dBm, 7.3 dB additional LO leakage cancellation, and a conversion gain of 6 dB from 1.8 V supply. CMOS 공정 기술이 발전함에 따라 CMOS IC 시장은 무선 통신이라는 새로운 시장으로 그 영역을 넓혀가게 되었다. 802.11x 같은 고속 통신용 WLAN 시장은 이미 열려 있고, 점차 WMAN과 WiBro 같은 원거리 고속 통신이 주목받고 있다. CMOS down-scaling은 maximum cut-off frequency를 증가시키고, 이는 low noise, oscillation frequency, gain이 중요한 RF 특성을 높이는 데 도움을 준다. 그러나 CMOS의 down-scaling은 높은 파워 구동 능력 (선형성과도 직접적으로 연관성이 있음)을 떨어뜨리는 문제가 있어 transmitter 설계에는 방해요인이 된다. 게다가 CMOS transmitter IC는 상대적으로 receiver와 비교하면 발표된 논문의 수가 빈약하다. 이러한 연유로 본 논문은 RF transmitter의 구현과 저전압에서의 비선형성을 증가시키는 방법에 대해서 연구하게 되었다. 1 dB compression point로 대표되는 선형적 특성을 증가시키기 위해서, 새로운 up-converter 구현방법을 제안하였으며, 0.18um CMOS로 이를 구현하였다. 저전압 때문에 발생하는 파워 compression에 의한 voltage clipping을 막고자, V-I converter를 mixer의 입력단에 채용하였으며, 4가지의 phase를 가지는 4개의 path를 병렬로 연결하여 선형성을 증가시켰다. 제안한 구조에서 mixer는 phase shifter와 frequency up-conversion을 동시에 수행하게 되며, 4개의 multiple path structure는 큰 면적을 차지하는 passive phase-shifter 없이 쉽게 구현이 가능해졌다. 그 4 multiple path는 출력 파워의 증가뿐만 아니라 LO leakage의 줄이는 방법도 제공하게 되며, Power combine과 leakage cancellation을 동시에 구현하는 이 방법은 본 연구에서 처음으로 제안되었다. 제작된 up-converter는 1.8 V의 저전압에서 6 dB의 conversion gain과 월등히 증가한 0 dBm의 입력 P1dB를 가졌으며, 7.3 dB의 추가적인 LO cancel이 측정되었다.

Study on Performance Improvement of Schottky Barrier Diode in CMOS

김덕기 서울과학기술대학교 2024 국내석사

쇼트키 장벽 다이오드 (SBD)는 고주파에서 유리한 특성으로 인해 RF 회로에 널리 사용된다. 이 다이오드는 매우 빠른 역회복 시간 (reverse recovery time), 즉 ON 상태에서 OFF 상태로의 빠른 전환, 그리고 미세한 공핍 영역으로 인해 낮은 커패시턴스를 특징을 갖고 있다. 또한, 0.2에서 0.3 V 사이의 낮은 턴온 (turn-on) 전압을 가진다. 최근 CMOS 공정의 발전으로 인해 약 2THz 의 높은 차단 주파수를 가지는 폴리-게이트 (poly-gate) 분리 쇼트키 배리어 다이오드 (PGS SBD)가 개발되었다. 그러나 이러한 다이오드의 큰 단점은 큰 누설 전류로, 이는 검출기, 정류기, ESD 보호, 주파수 배가기 등 역바이어스 동작이 필요한 응용에서 그 사용이 제한될 수 있다. 본 연구에서는 CMOS에서 새로운 폴리 게이트 분리 쇼트키 장벽 다이오드 (biased PGS SBD) 구조를 제안한다. 제안된 구조는 기존의 폴리-게이트 분리 쇼트키 장벽 다이오드를 기반으로 하며, 폴리-게이트 분리기가 컨택 (contact) 을 통해 바이어스 된다. 제안된 구조는 130-nm 로직 CMOS 공정에서 추가적인 공정 수정 없이 제작되었다. 양의 게이트-캐소드 (gate-cathode) 전압 (VG > 0)이 인가되면 (Case-1), n-well 내의 주요 캐리어가 폴리-게이트 분리기 아래에 축적된다. 이는 폴리-게이트에서 n-well 로 형성된 전기장에 의해 발생하며, 이는 애노드에서 캐소드로의 주요 캐리어의 이동을 촉진하여 직렬 저항 (Rs) 을 감소시키고 차단 주파수 (ft) 를 증가시킨다.반대로, 음의 게이트-소스 전압 (VG < 0) 이 인가되면 (Case-2), 공핍 영역이 확장된다. 이는 쇼트키 접합과 n+ 영역 사이에서 발생하며, 주로 쇼트키 접합 가장자리에서 발생하는 누설 전류를 효과적으로 줄인다. 작동 원리를 검증하기 위해 Silvaco TCAD 를 사용하여 DC 시뮬레이션을 수행하였다. 시뮬레이션 결과, Case-1 에서 순방향 전류가 증가하고Case-2 에서 누설 전류가 감소하는 것이 확인되었다. DC 시뮬레이션에서의 전류 밀도 분포는 Case-1 에서 n-well 내의 주요 캐리어가 폴리-게이트 분리기 아래에 축적되는 것을, Case-2에서는 공핍 영역이 확장되는 것을 확인하였다. DC 시뮬레이션 결과에 따르면, VG 가 –1 V 에서 1 V 로 증가함에 따라 순방향 전류 밀도가 1.7 mA/μm²에서 3.4 mA/μm²로 약 100.0% 증가하였다. 반대로, VD= -1 V일 때 누설 전류 밀도는 VG 가 1 V 에서 –1 V 로 감소함에 따라 1.3 μA/μm²에서 0.6 μA/μm²로 약 53.9% 감소하였다. DC 측정 결과에 따르면, VD = 1 일 때 VG 가 –1 V 에서 1 V 로 증가함에 따라 순방향 전류 밀도가 1.0 mA/μm²에서 1.4 mA/μm²로 약 40.0% 증가하였으며 (Case-1), VD = -1 V 일 때 누설 전류 밀도는 VG 가 1 V 에서 –1 V 로 감소함에 따라 23.5 μA/μm²에서 2.1 μA/μm²로 약 91.1% 감소하였다 (Case-2). VG​ = 1 V 와 게이트가 플로팅(floating) 상태인 경우를 비교하면, 순방향 전류 밀도는 1.3에서 1.4 mA/μm²로 증가한다 (Case-1). Case-2 에서 VG​ =−1 V 와 게이트가 플로팅 상태인 경우를 비교하면, 누설 전류 밀도는 9.8 에서 2.1 μA/μm²로 감소한다. 게이트가 플로팅 상태인 경우와 비교할 때, 순방향 전류 밀도는 약 7.7% 증가하고 누설 전류 밀도는 91.1% 감소하였다. RF 측정은 직렬 저항 (Rs), 접합 커패시턴스 (Cj0), 및 차단 주파수 (ft) 를 추출하기 위해 수행되었다. RS 는 VG = 1 V 에서 20.3 Ω으로, 게이트 플로팅 상태에서 24.6 Ω보다 17.5% 낮았다. Cj0 는 VG = 1 V 에서 9.0 fF 로, 플로팅 게이트 상태의 8.9 fF 보다 1.1% 높았다. 제작된 칩은 VG = 1 V 에서 0.87 THz의 ft 를 달성했으며, 이는 플로팅 게이트 상태의 0.73 THz 보다 19.2% 증가된 값이다. 결론적으로, CMOS 기술에서 바이어스된 폴리 게이트 분리 쇼트키 장벽 다이오드 구조는 폴리 게이트 분리기에 인가된 바이어스에 따라 차단 주파수를 개선하거나 누설 전류를 줄일 수 있다. 제안된 구조는 추가적인 공정 없이 기존의 CMOS 공정으로 제조할 수 있어 아날로그 회로와 디지털 회로가 함께 집적이 가능하다. 이 새로운 구조는 RF 특성 또는 누설 전류 성능에서의 향상을 보여주며, 다양한 전자 및 테라헤르츠 응용을 위한 CMOS 기술에 응용될 수 있을 것으로 기대된다. Title: Study on Performance Improvement of Schottky Barrier Diode in CMOS Schottky barrier diodes (SBDs) are widely applied in RF circuits due to their advantageous properties at high-frequency. These diodes exhibit a very fast reverse recovery time, transitioning quickly from the ON to OFF state, and have low capacitance due to the negligible depletion region. Moreover, they have a low turn-on voltage ranging between 0.2 to 0.3 V. Recent advances in CMOS processes have led to the development of SBDs with high cut-off frequencies approximately 2 THz with poly-gate separated Schottky barrier diodes (PGS SBDs). However, a significant drawback of these diodes is their large leakage current, which can limit their applications requiring reverse bias operations, such as detectors, rectifiers, ESD protection, and frequency multipliers. This study proposes a novel poly-gate separated Schottky barrier diode structure in CMOS. The proposed structure is based on the existing poly-gate separated Schottky barrier diode, yet the floating poly-gate separator is biased through contacts. The proposed structure is fabricated in a 130-nm logic CMOS without any process modification. When a positive gate-to-cathode voltage (VG > 0) is applied (Case-1) , the major carrier in the n-well accumulates under the poly-gate separator. This accumulation occurs due to an electric field formed from the poly-gate to the n-well. This accumulation enhances the transportation of major carriers from the anode to the cathode, resulting in a decrease in the series resistance (Rs) and an increase in the cut-off frequency (ft). Conversely, when a negative gate-to-cathode voltage (VG < 0) is applied (Case-2), a depletion region is expended. It occurs between the Schottky junction and the n+ region. This depletion region effectively reduces the leakage current, which primarily occurs at the edge of the Schottky junction. To verify the operation principles, DC simulations are conducted using Silvaco TCAD. The simulation results confirmed an increase in forward current in Case-1 and a decrease in leakage current in Case-2. The current density distribution in the DC simulation confirmed that majority carriers in the n-well accumulate beneath the poly-gate separator in Case-1, while the depletion region is formed in Case-2. DC simulation results indicate that the forward current density increases from 1.7 to 3.4 mA/μm2, representing an approximate increase of 100.0% as VG​ increases from -1 V to 1 V when VD ​= 1 V. Conversely, the leakage current density decreases from 1.3 to 0.6 μA/μm2 when VD ​= -1 V, which corresponds to an approximate decrease of 53.9% as VG​decreases from 1 V to –1 V. DC measurements results indicate that the forward current density increases from 1.0 to 1.4 mA/μm2 (Case-1), representing an approximate increase of 40.0% as VG​ increases from -1 V to 1 V when VD = 1 V. Conversely, the leakage current density decreases from 23.5 to 2.1 μA/μm2 when VD ​= -1 V (Case-2), which corresponds to an approximate decrease of 91.1% as VG​ decreases from 1 V to –1 V. The forward current density for the floating poly-gate and for VG = 1 V is 1.3 and 1.4 mA/μm2, respectively. The leakage current density of for the floating poly-gate and for VG = 1 V is 9.8 to 2.1 μA/μm2, respectively. The forward current density increases by approximately 7.7%, and the leakage current density decreases by 78.6% compared to the floating poly-gate. RF measurements are conducted to extract a series resistance (Rs), zero-bias junction capacitance (Cj0), and cut-off frequency (ft). The Rs is measured to be 20.3 Ω at VG = 1 V, which is 17.5% lower than 24.6 Ω for the floating poly-gate. The Cj0 is measured to be 9.0 fF at VG =1 V, which is 1.1% higher than 8.9 fF for the floating poly-gate. The fabricated device achieves ft of 0.87 THz at VG = 1 V. It is 19.2% higher than 0.73 THz for the floating poly-gate. In conclusion, the biased poly-gate separated Schottky barrier diode structure in CMOS technology can improve either the cut-off frequency or reduce the leakage current, depending on the bias applied to the poly-gate separator. The proposed structure can be fabricated in CMOS technology without any process modifications, which enables integration with both analog and digital circuits. This novel structure demonstrates advancements in RF characteristics or leakage current performance, making it highly suitable for integration into advanced CMOS technologies for various electronic and terahertz applications.

CMOS 回路의 테스트 生成에 關한 硏究

조상복 漢陽大學校 大學院 1984 국내박사

내고장성 방식을 이용한 CMOS 완전 자체 검증 회로 설계에 관한 연구

강석주 한양대학교 산업대학원 1993 국내석사

CMOS VLSI의 고장 검출에 관한 연구

이철원 漢陽大學校 大學院 1987 국내석사

CMOS 回路의 故障 시뮬레이션에 關한 硏究

박동규 漢陽大學校 大學院 1988 국내석사

도통경로 대수를 이용한 CMOS 회로의 혼합 단계 테스트 생성에 관한 연구

권중석 한양대학교 산업대학원 1993 국내석사

CMOS-compatible high-speed silicon photodetectors for Gbps fiber-fed wireline/wireless communication systems

강효순 Graduate School, Yonsei University 2009 국내박사

Silicon avalanche photodetectors are designed and fabricated with standard CMOS technology. By conducting technology computer-aided-design (TCAD) simulation for optimum device structures in standard CMOS technology, CMOS-compatible avalanche photodetectors (CMOS-APDs) having high gain and large bandwidth are implemented.From the measurements of DC and photodetection frequency response characteristics, the performance of the fabricated CMOS-APDs is experimentally investigated. When the CMOS-APD operates in an avalanche regime by applying high reverse bias voltage to the device, rf peaking in photodetection response is observed. To clarify the physical origin of the rf peaking effect, impedance characteristics are investigated, and an inductive component in an avalanche region is modeled. Through the equivalent circuit modeling of the CMOS-APD, all the circuit parameters including the avalanche inductance, the junction capacitance, the parasitic components, and the transit-time constants for photogenerated carriers are extracted.To demonstrate high-speed optical signal transmission, CMOS-APD receivers having a CMOS-APD and a transimpedance amplifier are fabricated on a board. Using the CMOS-APD receiver, error-free data transmission at the data rate of 6.25 Gbps is successfully performed with bit error rate (BER) less than 10E-12.For realization of cost-effective fiber-fed 60-GHz self-heterodyne wireless systems, CMOS-APDs are utilized as a CMOS-compatible harmonic optoelectronic mixer (CMOS-HOEM) to simultaneously perform photodetection and frequency up-conversion to 60-GHz band. The optoelectronic mixing is performed with the help of the nonlinear characteristics of avalanche multiplication factor. Furthermore, a CMOS-compatible self-oscillating harmonic optoelectronic mixer (CMOS-SOHOM) is implemented by connecting a CMOS-APD and a 30-GHz band electrical feedback loop. Using these CMOS-HOEM and CMOS-SOHOM, 25-Mbps 32-QAM data are transmitted through fiber-fed 60-GHz self-heterodyne wireless downlinks.Finally, for implementation of cost-effective radio-over-fiber (RoF) systems, CMOS-APD receivers are adopted in base stations for RoF receivers. Single standard signal of 2.1-GHz WCDMA or 5.2-GHz IEEE 802.11a is RoF transmitted using a CMOS-APD receiver. In addition, low-cost RoF systems consisting of an 850-nm vertical-cavity surface-emitting laser (VCSEL), 300-m multimode fiber, and a CMOS-APD receiver are realized to transmit multi-standard RoF signals of 2.1-GHz WCDMA and 2.4-GHz IEEE 802.11g WLAN, simultaneously.

CMOS회로의 테스터블 설계와 테스트 생성에 관한 연구

정준모 한양대학교 대학원 1992 국내박사

0.18㎛ CMOS 공정을 이용한 Ka 대역 전력 증폭기 연구

허상무 경희대학교 2008 국내석사

현재 국내외적으로 정보의 광대역화 및 초고속화에 대한 요구가 폭발적으로 증가함에 따라 L/S/C 대역의 주파수가 포화되었고, 이로 인해 20GHz 대역 이상의 주파수에 대한 관심이 고조되고 있는 실정이다.[1] 현재 광대역 전송이 가능할 뿐만 아니라 산소에 의한 전파의 흡수 감쇠가 큰 60GHz 대역(55~65GHz)은 근거리 무선 통신(WLAN 및 WPAN)으로 활용하는 방안이 검토되고 있으며, 20GHz~40GHz 대역은 과거 위성통신, 군용 통신 등에서 활용된 기술을 기반으로 고정 및 이동 통신용으로 확장되고 있는 단계이다. 또한 동차 레이더 시스템을 포함하는 근거리 이동통신으로 Ka대역에서 활용하는 방안이 미국과 호주를 중심으로 논의가 진행되고 있다.[2] 하지만 기술적 제약과 저주파에서 제공하는 서비스에 비해 상대적으로 높은 가격은 일부 주파수 대역을 제외한 대부분의 밀리미터파 주파수 대역의 기술 발달 및 활성화에 걸림돌이 되고 있다. 고주파로 갈수록 짧아지는 파장은 시스템을 구현할 때, 부품 크기에 제약을 가져와 집중소자(lumped elements)화 하기 어렵고, 기생효과에 의한 영향을 최소화 하기위해 사용되는 Ⅲ-Ⅴ화합물(GaAs, InP) 계열의 MMIC(Monolithic Microwave Integrated Circuit) 집적회로는 대량생산이 되지 않아 시스템의 가격을 올리는 원인이 되고 있다.[1-3] 과거 CMOS 공정을 이용한 집중소자는 전도성 실리콘 기판의 영향으로 Ⅲ-Ⅴ화합물을 이용한 MMIC회로에 비해 손실이 크고 수동소자의 Q값이 낮으며, 낮은 입력전압이 출력을 제한하는 등의 문제점 때문에 시스템에 적용 시 만족할만한 설계 결과를 얻을 수 없었다.[3,4] 하지만 반도체 산업의 지속적인 발달은 CMOS 아날로그 소자의 속도가 10년에 10배씩 증가할 정도로 CMOS공정기술을 발전 시켰다. R&D 분야에서 2007년 8월 현재 삼성, IBM등의 대기업을 중심으로 20㎚의 CMOS 게이트 scaling 기술이 연구 개발되고 있는 실정이다. 이러한 CMOS 게이트 scaling 기술이 발달은 앞서 언급한 CMOS공정 소자의 문제점을 해결할 수 있는 여건을 마련하였다. 즉, Ⅲ-Ⅴ화합물보다 낮은 전력이 요구되는 실리콘 기판을 사용한 단일 기판 칩제작(Soc, System One Chip)이 가능하고, 대량생산으로 낮은 가격으로 공급할 수 있다는 CMOS공정 소자의 이점을 활용 할 수 있게 되었고, 앞서 언급한 CMOS공정을 이용한 소자의 문제점을 극복한 K, Ka대역용 CMOS공정 회로설계에 대한 논문이 발표 되고 있는 실정이다.[1-6] 본 논문에서는 0.18㎛ CMOS공정을 이용한 Ka대역 회로 설계에 대한 환경을 검토하였으며, 시뮬레이션 및 측정을 통하여 분석된 특성을 토대로 3단 전력증폭기를 설계를 진행하였다. CMOS공정을 이용한 회로설계에 대한 검토를 함께 진행하기 위해 패드 de-embedding과정을 통해 구현된 소자에 대한 특성검토를 우선적으로 진행하였다.[9] 전력증폭기는 호주와 미국을 중심으로 논의되고 있는 Ka대역 근거리 이동통신에 활용 가능하도록 고려되었으며 전력 이득 정합 회로를 구현하여 높은 소신호 이득을 가지도록 설계를 검토하였다.[8] 본 논문의 구성은 다음과 같다. 2장에서는 전송선로 모델링에 대한 검증을 진행하였고 3장에서는 패드 및 트랜지스터 모델링에 대한 검증을 진행하였으며, 4장에서는 검증된 자료를 토대로 전력증폭기를 설계하였으며, on-wafer로 측정하여 그 결과를 정리하였다. 5장에서는 결론을 맺고 있다. Recent rapid development of short-range radio communication has demanded for low-cost Ka-band power amplifiers. CMOS implementation promises higher levels of integration and reduced cost. In this thesis, a Ka-band power amplifier using 0.18-μm CMOS technology has been designed and investigated. New substrate-shielded microstrip-line(MSL) and co-planer waveguide(CPW) were characterized and modeled up to 40 GHz. The measured insertion loss were -0.6 dB/mm and -1 dB/mm at 20 GHz. From the results, parameters for the transmission line such as characteristic impedance, effective dielectric constant, loss tangent, and attenuation coefficient were extracted for use in circuit simulation. By using substrate-shielded MSL, a 3-stage amplifier achieved a 15 dB small-signal gain at 27 GHz which agreed well with modeled results. Using substrate-shielded CPW, a 3-stage amplifier achieved a 12 dB small-signal gain at 26.5 GHz which agreed well with modeled results.