Design of User Interface IC with Light Leakage Elimination and Noise Immunity for Home Appliances

류동열 충북대학교 2019 국내박사

AAs the usage of various home appliances increasing, the interaction between users and these appliances, that is, the user interface has become more important. The user interface acts as a medium that enables communication between the users and the home appliances. In this thesis, one chip user interface IC is designed to provide an essential interaction between users and the home appliances. The proposed one chip user interface IC contains a key scan circuit, a rotary encoder circuit, a buzzer and an LED display. The key scan circuit senses which key has pressed by the user. The rotary encoder circuit reads the phase of the rotary encoder. Meanwhile, the buzzer is driven to output audible information, while the LED display is driven to output the status, process, and result of the current operation to the user as a mean of visual information. The proposed one chip user interface IC mainly works with the MCU to provide a bidirectional interaction between both the user and the home appliances. One way of communication happens whenever a key is pressed by the user, or a rotary encoder movement is sensed, which triggers the control program in the MCU to perform the corresponding process. The other way of communication is conducted by both the LED display and buzzer, to communicate visual and audio information, respectively, to the user according to the MCU commands. The input/output methods that mediate the conventional user and home appliances include the following problems, in which this thesis attempts to solve them. First, the conventional LED display has a problem with the occurrence of light leakage phenomenon. This phenomenon takes place when an off LED is driven by a parasitic current generated due to a parasitic capacitance component included in the display matrix. The proposed light leakage elimination circuit suppresses the current flow caused by the parasitic capacitance component. Light leakage phenomenon is eliminated by the preceding charging/discharging for the parasitic capacitance component. This circuit is designed to operate during the idle period of both the key scan and LED driving process in order to not affect the operation of key scanning and LED display. Second, the issues with the conventional rotary encoder that the user’s command is misinterpreted due to chattering noise, bounce noise, and abnormal phase signal generated from the mechanical structure, causing malfunction of the MCU and the entire system. The proposed rotary encoder interpreter keeps track of the edge and phase of the signal to perform the noise immunity operation which distinguishes the chattering noise, the bounce noise, the abnormal phase signal and the normal signal. Thereby, preventing malfunction of the MCU and the entire system. In addition, when the normal rotation of the rotary encoder is detected, an interrupt signal is output to enable the MCU to process the interrupt process, hence, improving the efficiency of the entire system. Third, the piezo buzzer is mainly driven by the MCU. When the number of sounds and the length of the melody are increased, the efficiency of the MCU is greatly reduced. The proposed buzzer driver circuit receives buzzer command from MCU and directly drives 48 notes from 4-octave (A4) sound at 440Hz to 7-octave (G#7) sound at 6,645Hz. Thereby MCU software complexity has reduced and increasing the efficiency of the overall system. In addition, it incorporates a temperature stabilization circuit and an internal trimming circuit that provides a high frequency accuracy, thereby outputting a buzzer sound with a stable temperature characteristic and has less chip-to-chip variation. The proposed LED driver, key scan circuit, rotary encoder interpreter, and the piezo buzzer driving circuit are all integrated into one IC, fabricated, and operated with the MCU through a serial I2C interface. The designed one chip user interface IC is verified through various simulations and implemented with 0.35um high voltage CMOS process and packaged in LQFP44. And evaluated on the evaluation board along with the LED display matrix, key matrix, rotary encoder, buzzer and the MCU. The evaluation environment is programmed to operate the user interface bidirectionally, and to verify the operation of each instructions implemented in the IC. The proposed one chip user interface IC has eliminated the light leakage phenomenon, and the rotary encoder interpreter has confirmed the noise immunity characteristics while the frequency accuracy of the buzzer output sound is confirmed to be within ±2%. The proposed one chip user interface IC contributes to the simplification of user interface application. In particular, LED applications that receive drive signals from MCUs have technological advances and economic benefits that are reduced to 2 lines of SDA and SCL from 22 drive signals based on 8Digit × 14Segment. Furthermore, one chip user interface IC can replace the role of the sub MCU in applications where the main MCU control the operation of the home appliances and the sub MCU is responsible for the user interface. Therefore, it is expected to be widely used for user interface application field in home appliances. The proposed light leakage elimination circuit can be applied to a micro LED display area in which many studies are being conducted with a large display device in the future. Micro LED displays require fast driving of large-scale matrices, which is why it is necessary to eliminate light leakage with fast operation. Therefore, the proposed driving circuit can be applied to solve the light leakage problem of a micro LED display. The proposed rotary encoder interpreter with noise immunity and a buzzer driving circuit with temperature stability and high frequency accuracy can be reused as a hard IP for SOC implementation in various home appliances. 각종 가전기기가 보편화 되고 사용이 증가 되면서 사용자와 가전기기 간의 상호작용 즉, 사용자 인터페이스가 매우 중요하게 되었다. 본 논문에서는 사용자와 가전기기 사이에 필수적인 사용자 인터페이스에 필요한 광누설 제거 및 노이즈 면역을 갖는 가전기기용 사용자 인터페이스 IC를 제안하였다. 제안하는 사용자 인터페이스 IC는 주로 MCU와 연동하여 양방향 인터페이스 역할을 수행한다. 가전기기의 동작 명령을 입력하기 위한 키 눌림 또는 로터리 인코더의 회전 동작이 감지되면, MCU의 제어 프로그램에 따라 정해진 동작이 수행되고 그에 대응되는 LED 구동 명령에 따라 시각적 정보를 사용자에게 전달한다. 또한, 부저 구동 명령에 따라 가전기기의 동작음, 경고음과 같은 청각적 정보를 사용자에게 제공하는 역할을 수행한다. 사용자와 가전기기를 연결하는 종래의 사용자 인터페이스의 입출력 방법들은 아래와 같은 문제를 포함하고 있다. 본 논문에서는 이러한 문제를 해결하는 사용자 인터페이스 IC를 제안 하였다. 첫째, 기존 LED 디스플레이는 매트릭스에 포함된 기생 용량 성분으로 인해 발생되는 기생 전류에 의해 구동되지 않는 LED가 켜지는 광누설 현상이 나타나는 문제가 있다. 제안된 사용자 인터페이스 IC의 LED 구동회로는 광누설 현상의 원인이 되는 기생 용량 성분으로 인한 전류의 흐름을 기생 용량 성분에 대한 선행 충/방전으로 억제하여 LED 광누설 현상을 제거하였다. 제안된 회로는 키 스캔 및 LED 구동 과정의 휴지기 동안에 동작하도록 고안하여 키 스캔 동작과 LED 구동 동작에 영향이 없도록 구현하였다. 둘째, 기존 로터리 인코더는 기계적 구조로부터 발생되는 채터링 노이즈와 바운스 노이즈 및 비정상 위상 신호로 인해 사용자 명령이 오독되어 MCU 및 전체 시스템의 오동작이 유발 되는 문제가 있다. 제안된 사용자 인터페이스 IC의 로터리 인코더 인터프리터는 신호의 에지와 위상을 지속적으로 추적하여 채터링 노이즈와 바운스 노이즈 및 비정상 위상 신호와 정상 신호를 구분하는 노이즈 면역 동작을 수행하여 MCU 및 전체 시스템의 오동작을 방지한다. 또한, 로터리 인코더의 정상 회전 동전이 감지되면 인터럽트 신호를 출력하여 MCU가 인터럽트 프로세스를 처리할 수 있도록 하여 전체 시스템의 효율성을 높였다. 셋째, 종래 피에조 부저는 주로 MCU에 의해 구동된다. 멜로디 연주와 같이 구동하는 음의 수와 구동 시간이 길어지는 경우에는 MCU의 효율성을 저하시키는 문제가 있다. 제안된 사용자 인터페이스 IC의 부저 구동회로는 MCU로부터 부저 명령어를 수신하여 440Hz의 4-옥타브 라(A4)음에서 6,645Hz의 7옥타브 솔#(G#7)음까지 48개의 음을 직접 구동한다. 따라서 MCU 소프트웨어 복잡도는 낮추고 전체 시스템의 효율성은 높일 수 있다. 위와 같이 제안된 LED 구동 및 키 스캔 회로와 로터리 인코더와 부저 구동회로는 하나의 IC로 통합하여 설계 및 구현하였고, 직렬 I2C 인터페이스를 통해 MCU와 연동하여 동작할 수 있도록 하였다. 제안된 사용자 인터페이스 IC는 각종 시뮬레이션을 통해 설계를 검증 한 후 0.35um 고전압 CMOS 공정으로 구현하여 LQFP44에 패키징 하였다. 구현된 IC는 LED 매트릭스, 키 매트릭스, 로터리 인코더, 부저와 MCU를 하나의 평가 보드에 장착하여 동작을 평가하였다. 평가 보드의 MCU는 사용자 인터페이스를 양방향으로 동작하도록 프로그래밍 하였으며, 제안된 사용자 인터페이스 IC의 모든 명령어에 대하여 동작을 검증하였다. 제안된 LED 광누설 제거회로에 의해 LED 디스플레이에 광누설 현상이 제거되는 개선을 확인하였고, 로터리 인코더 인터프리터의 노이즈 면역 특성을 확인하였고, 부저 출력 사운드의 주파수 정밀도가 ±2% 이내 임을 확인하였다. 본 논문에서 제안되고 구현된 사용자 인터페이스 IC는 LED구동, 키 스캔, 로터리 인코더 판독, 부저 구동 기능을 통합하여 구성함으로써 사용자 인터페이스 응용 구성이 단순화되는 기여가 크다. 특히, MCU로부터 구동신호를 받는 LED 응용의 경우, 8Digit × 14Segment 기준으로 22개의 구동 신호에서 SDA, SCL 2개의 구동 신로로 감소되는 기술적인 효과와 경제적 효과가 있다. 더 나아가 가전기기의 주요 동작을 제어하는 주 MCU와 사용자 인터페이스를 담당하는 보조 MCU로 구성된 응용에서 보조 MCU의 역할을 제안된 사용자 인터페이스 IC가 대체할 수 있는 효과가 있다. 따라서 가전기기의 사용자 인터페이스 응용 분야에서 다양하게 사용될 수 있을 것으로 기대된다. 제안된 광누설 제거 기능을 갖는 LED 구동 회로는 향후 대형 디스플레이 장치로 많은 연구가 진행 중인 마이크로 LED 디스플레이에 적용될 수 있다. 마이크로 LED 디스플레이는 대규모 LED 매트릭스를 빠르게 구현해야 하므로 빠른 동작으로 광누설을 제거하는 것이 필요하다. 따라서 제안된 광누설 제거기능을 갖는 LED 디스플레이 회로가 마이크로 LED 디스플레이의 광누설 문제 해결에 적용될 수 있다. 제안된 노이즈 면역 특성을 갖는 로터리 인코더 인터프리터와 온도 안정적이고 주파수 정밀도를 갖는 부저 구동회로는 가전기기에 사용되는 SOC 구현 시 hard IP로 재사용 될 수 있다.

광대역 무선단말기의 매체접속 처리시간 지연분석에 기초한 처리기 설계

이석진 충북대학교 대학원 2006 국내박사

This thesis discusses a new and simplified type of processor. The aim of this thesis is to provide insight into time latency at the turn-around time in a time division duplexing (TDD) operation. A TDD system is satisfactory for the asymmetric data transmissions emphasized in internet services. In this system, the transition between when a frame is received and when a response is transmitted must be shortly defined for an effective use of radio resources. However, minimizing the inter frame space time requires a considerable amount of processing power. The timing constraint is difficult to work within if using conven-tional implementation methods. A communication device for broadband wireless systems should consider the issue of processing latency in ter-minal systems. Despite great progress in digital and RF technologies, most devices continue to be limited in terms of processing power and memory capability. In addition, portable terminals should incorporate a small or even pocket sized dimension. Even when a high speed processor is applied, a real time operating system (RTOS) cannot meet the MAC re-quirements for time latency. In this regard, a designer may consider an optimized processor over a dedicated processor. Accordingly, it is pertinent to consider the characteristics of burst-type traffic. Many of these processes are computation intensive and are constrained by hard real time deadlines. A pure hardware implementa-tion is advocated for a digital baseband block. The average throughput in a terminal is not high, although the MAC for broadband wireless com-munications can temporarily require a greater amount of processing power. Required in these cases is, therefore, a new processor that re-duces the turnaround time. The turnaround time should be considered to allow interactions be-tween a transmitter and a receiver. With the aim of reducing the delay terms of the response generation, this thesis introduces a hardware en-gine to accelerate the processing operation. It also proposes a new accel-erator that prepares a preparative frame that is matched to the frame that is received on the other end. This solution represents the creation of a new processing architecture that reduces the turnaround time (from when a frame is received and when a response is transmitted - or vice versa) in a TDD operation. The processing of burst-type traffic is constrained by hard real time deadlines. The inter frame space time in the media access control (MAC) of a TDD system is defined in standards as extremely short. This is also important in an 802.11 system, as the burden of the turnaround time is more critical compared to other types of broadband communications. This work observes the processing burden of network access traffic types and analyzes the processing time on a platform with an implementation of broadband wireless access processing. The proposed MAC accelerator regulates the time critical processing problem. This processor incorporates portable terminal device-friendly architecture in order to support the processing of burst-type traffic. Thus the remaining processing power can be used for other applications in the terminal. This method is in the early stages of determining a protocol processing type that uses frame prediction in a TDD wireless communi-cation system. Finally, on the terminal side, it is believed that the func-tional blocks for this process of defining and developing can be reused for the development of the next generation of wireless communications. 본 논문에서는 시분할 이중화 (TDD) 시스템에서 왕복응답(turnaround)의 처리시간 지연(latency) 감소를 위한 프로세서를 고찰한다. 이러한 TDD시스템은 인터넷 서비스에서 강조되는 비대칭형 데이터 전송에 적합하지만 전파자원의 효율적 사용을 위해서 송신과 수신간의 프레임 간격이 짧게 제한될 수 밖에 없다. 이렇게 짧아진 프레임간 간격은 통신처리에 필요한 프로세싱 능력의 극대화를 요구한다. 이러한 시간적 제약은 기존의 구현방법으로 처리하기 힘들다. 광대역 무선시스템을 위한 통신 디바이스는 단말기 시스템 관점의 처리 시간지연을 고려해야 한다. 디지털과 RF기술의 발전에도 불구하고 대다수의 디바이스들은 여전히 작동능력과 메모리의 한계를 갖고 있다. 더욱이 휴대형 단말장치의 외형은 작게 디자인되어야 한다. 고속 프로세서가 적용되더라도 실시간-운영체제 (RTOS)는 시지연으로 인해서 광대역 무선시스템의 고속통신 프레임 간격에 대한 요구조건을 만족시킬 수가 없다. 이런 점에서 설계자는 전용의 고속 프로세서가 아닌 프로세서의 최적화를 고려해야 한다. 그래서 burst 형태의 트래픽 처리를 위해서 특성을 살펴 보는 것이 필요하다. 이러한 고속 트래픽 처리에는 많은 연산이 필요하며 그에 따른 시간 제약도 크다. Baseband 신호의 프로세싱은 연산이 매우 많기 때문에 전용의 하드웨어를 우선적으로 고려해야 된다. 광대역 무선 통신의 media access control은 일시적으로 고성능의 처리능력을 요구하고 있지만, 단말기의 평균 스루풋 (throughput)은 높지 않다. 이것은 광대역 무선단말기의 송신과 수신 기능간 작동에 있어서 turnaround 시간을 줄이는 새로운 프로세서에 대한 요구이다. 광대역 무선시스템의 통신장치는 단말기의 프로세싱 지연에 대한 분석이 필요하며, 시분할이중화 (TDD) 시스템의 turnaround 처리를 위한 프로세싱 시간은 더욱 그러하다. 응답처리를 위한 많은 연산에서 시간지연 요인을 줄이기 위해서 우리는 처리동작을 가속하기 위한 엔진을 도입한다. 또한 상대 측으로부터 수신한 프레임에 대응해서 송신할 프레임을 미리 준비해두는 새로운 가속장치를 제안한다. 이 해결책은 TDD 동작에서의 송신과 수신간의 turn-around 시간을 줄이는 새로운 프로세싱 구조를 만들도록 하는 것이다. Burst 형태의 traffic를 처리하고 송신기와 수신기간의 안정적인 연동을 위해서 위의 turnaround 시간은 상세히 고려되어야 하는데, 다른 광대역 무선통신 시스템보다 더욱 심하게 turnaround 시간에 관한 부담을 안고 있는 IEEE 802.11 시스템에서는 더 많은 고려가 필요하다. 그러므로 이 논문에서 검토되고 제안된 장치는 IEEE 802.11에 중점을 두면서 광대역 무선접속 단말기용 플랫폼 구현을 통해서 프로세싱 시간을 분석하고 네트웍 액세스 유형을 관측하였다. 본 논문에서 고찰한 MAC 가속장치는 프로세싱 시간제약으로 인한 부담을 조정하여 burst 형태의 트래픽 처리를 보강한 휴대형 단말기 친화형의 새로운 처리 방식이다. 이를 통하여 잔여의 프로세싱 능력을 단말기 내부의 다른 응용에 사용이 가능하도록 한다. 이러한 고속 데이터 처리 기술은 새로운 형태의 서비스가 널리 사용되는데 보탬이 될 것이다. 아직은 TDD방식의 무선통신 시스템에서 프레임의 예측 기법의 활용에 초보적 단계로 볼 수 있지만, 여기서 정의되고 개발되고 있는 기능 블록이 차세대 통신 시스템 개발을 위해서 유용하게 재사용 될 수 있을 것으로 기대한다.

PLL 직접구동형 Half-rate 클럭 및 데이터 복원 회로 설계

김범대 충북대학교 대학원 2013 국내석사

본 논문에서는 half-rate 위상검출기를 이용하여 위상고정루프(phase locked loop: PLL)를 직접 구동하는 2G bps 클럭 및 데이터 복원 회로를 제안한다. 제안된 위상검출기는 데이터와 클럭을 비교하여 위상 차이에 비례하는 error 신호를 생성한다. 제안된 위상검출기는 기준 DC 전압을 이용하여 전하펌프 없이 전압제어발진기의 입력전압을 직접 조절한다. 제안된 회로는 0.18㎛ CMOS 공정에서 1.8V 전원으로 설계 되었다. 제안된 클럭 및 데이터 복원 회로는 231-1개의 pseudo random bit sequences 랜덤 데이터를 이용하여 테스트되었다. 지터와 전력소비, 사용면적은 각각 22ps와 7.43mW, 0.019㎟로 저전력, 적은 지터, 고집적의 특징을 보인다. 제안된 클럭 및 데이터 복원 회로는 임베디드 클럭을 사용하는 시스템의 성능향상에 기여할 것이다.

IPSec 가속을 위한 효과적인 하드웨어 구조 및 성능 분석

양상운 충북대학교 2010 국내박사

Virtual Private Networks (VPNs) is a public network that provides clients and servers with the security of a private network over insecure network connections. It is a general approach to make the Internet more secure using the Internet Protocol Security (IPSec) and the Security Socket Layer. IPSec is a widely adopted mechanism for implementing VPNs. In a security server, CPU consumes substantial computing power to processes VPNs functions that amount to the overwhelming load at 95%. Partitioning the overload, various cryptographic accelerators have been developed, and enhanced the performance of a security server. In a conventional IPSec server, slow softwares fetch input data through a TCP/IP stack from gigabit ethernet to feed the fast cryptographic accelerator modules and retrieve output data. It causes the hardware component to stay in idle and suffer lower utilization. And it also makes the system bus busy transferring data between CPU and the cryptographic accelerator due to multiple transactions. In this thesis, a common model for performance evaluation is introduced. The system is analyzed in a generic way. As a result, dominant factors can be extracted that mainly affect the performance of VPNs. An IPSec cryptoprocessor is proposed, which is a packet processor with an inline IPSec engine accommodating the unification hardware of block cipher algorithms such as ARIA and AES with an RSA cryptoprocessor. A high-speed unification hardware is proposed to provide the cryptographic primitives to support two block ciphers: ARIA and AES. It is the first implementation of a high-speed unification hardware of ARIA and AES. At a core level, the performance is up to 24.28Gbps at 189MHz in Virtex5. The unification hardware reduces 37.5% of S-boxes circuits with resource sharing when compared to stand alone ARIA and AES designs. The proposed IPSec packet processor can process authentication and encryption without software intervention. This thesis contributes to separate the IPSec data path from the control path, where the hardware has a full control of data processing. Only when the Internet Key Exchange is necessary, the IPSec software is invoked in a network processing unit. It can enhance the utilization of a system bus and throughput of the IPSec processor. The gigabit performance IPSec server can be implemented with a low-end server adopting the proposed IPSec cryptoprocessor, a network processing unit, and a high-speed serial interface. Finally, the IPSec accelerator is implemented using field programmable gate array. For the IKE operation in IPSec, a high-speed 1,024 bit RSA cryptoprocessor is implemented in radix-256 to enhance the performance in FPGA, based on the radix-4 Montgomery multiplier. The performance of the RSA accelerator increases 3 times instead of the sacrifice of area. The RSA accelerator is implemented as a coprocessor in FPGA. It shows the performance of 169.8Kbps at 46.2MHz as the result of a synthesis and a place and route. The proposed IPSec accelerator performs a 5.6Gbps IPSec processing in 1,472 byte IP packets with a core operating at the clock speed of 189MHz. It is expected that the IPSec accelerator can perform 3.05Gbps IPSec processing in a 1,472 byte IP packet on the real application with a high speed serial interface. The results show a list of potential improvements of IPSec acceleration and exhibits gigabit performance in a reconfigurable hardware device. 가상 사설망은(VPN) 공용 네트워크의 클라이언트 및 서버에 사설망 수준의 보안을 제공하는 공중망으로 일반적으로 IPSec 및 SSL 프로토콜을 사용한다. 일반적으로 범용 서버에서 가상사설망 기능을 구현하기 위해 IPSec을 소프트웨어로 구현하는 경우 CPU 연산능력의 약 95%가 사용된다고 알려져 있다. 이러한 단점을 극복하기 위해 가상사설망 기능으로 인한 서버의 부하를 분산시키고 보안서버의 성능을 향상시키기 위한 암호가속기가 연구되었다. IPSec 보안서버는 기가비트 이더넷에서 TCP/IP 스택을 통해 패킷을 입력받아 암호 가속기에 전달 후 암호처리 결과를 기다리는 과정을 소프트웨어를 통해 수행한다. 이 방식은 고성능의 암호가속기 하드웨어를 대기상태에 머물게 만들어 시스템의 하드웨어 활용률을 저하시킨다. 또한, CPU와 암호가속기 사이의 데이터 전송을 빈번하게 발생시켜 시스템 버스에 과도한 부하를 발생시킨다. 이 논문에는 보안서버의 성능평가를 위한 공통모델을 제시하였고 서버 플랫폼에서 운영되는 보안시스템의 성능 변수를 측정하였다. 성능변수를 기반으로 시뮬레이션 모델을 설정하여 VPN 성능에 영향을 미치는 주요 성능요소를 추출하였다. ARIA 및 AES 통합 하드웨어와 RSA 프로세서를 갖는 패킷 프로세서 형태의 IPSec 암호가속기를 제안하였다. ARIA 및 AES 통합 하드웨어는 ARIA 및 AES을 지원하는 최초의 고속 통합 하드웨어로 코어 수준에서 189MHz 주파수에 동작하며 24.28Gbps의 성능이 측정되었다. ARIA와 AES를 단독으로 설계했을 때와 비교하여 S-box 회로에서만 37.5%의 이득을 보여주고 있다. 제안한 IPSec 패킷 프로세서는 데이터 경로와 제어 경로를 분리한 하드웨어를 사용하여 소프트웨어의 간섭 없이 고속의 인증 및 암호 연산 처리를 가능하게 하였다. 키 교환 과정은 프로세서의 IPSec 소프트웨어에서 수행된다. 이 구조는 시스템 버스의 활용도를 높여 IPSec 프로세서의 성능을 향상시킨다. IPSec의 키 교환 연산을 고속으로 처리하기 위해 Koo의 radix-4 곱셈기를 확장한 고속의 radix-256 곱셈기를 1,024비트 RSA 암호프로세서에 적용하였다. 구현 결과 RSA 암호프로세서는 46.2MHz에서 169.8Kbps의 복호성능을 보이고 있으며 radix-4를 적용한 경우에 비해 3배의 성능을 제공한다. IPSec 암호가속기는 코어수준에서 1,472 바이트 IP 패킷에 대해 5.6Gbps의 IPSec 패킷 처리 성능을 보이며, 고속 직렬 정합을 갖는 실제 환경에서도 동일한 패킷 크기에 대해 3.05Gbps의 처리성능을 보일 것으로 예상된다. 제안한 IPSec 암호프로세서는 FPGA를 이용하여 구현 및 검증되었으며 범용 암호가속기를 사용한 기존의 방식에 비해 IPSec 가속기의 성능이 크게 개선되었음을 보여주고 있다. 네트워크 환경의 급속한 발전으로 기가비트 망에 대한 보안요구가 증가하는 실정을 고려할 때, 본 논문의 IPSec 가속기는 고비용의 ASIC을 개발하지 않고도 저 사양의 서버에서 기가비트 성능의 IPSec 서버를 구현할 수 있게 만드는 효과적인 접근 방법이라 할 수 있다.

사용자 이동 패턴 예측에 의한 효율적인 핸드오버 채널할당 기법

김재열 忠北大學校 2005 국내박사

UHF 대역의 보안 검증기능을 갖는 RFID 태그 에뮬레이터 구현

박래현 충북대학교 2009 국내석사

본 논문은 UHF 대역의 보안 검증기능을 갖는 RFID 태그 에뮬레이터를 제안하였다. 제안하는 태그 에뮬레이터는 기존의 간단한 연산에 의한 접근제어에 의존하는 RFID 시스템 보안의 취약점을 보완하기 위해 어떤 보안이 필요한지 실제와 같은 환경에서 적용해 볼 수 있다. 태그 에뮬레이터는 900MHz 대역의 무선 인터페이스 표준인 ISO/IEC 18000-6C와 EPC global class1 generation2를 지원하고 구성은 다음과 같다. 리더와 태그 에뮬레이터의 RF 통신부사이에서 신호의 송·수신을 물리적으로 담당하는 안테나부, 안테나와 데이터 처리를 담당하는 메인 제어부 사이에서 데이터 전달을 담당하는 RF 통신부, 태그 에뮬레이터의 송·수신 데이터들의 해석 및 처리를 담당하는 메인 제어부 그리고 UHF 대역 RFID 시스템의 데이터 기밀성을 담당하는 암호 연산부로 구성하였다. 구현된 태그 에뮬레이터를 통해 여러 가지 보안 기술을 실제적인 환경에서 쉽고 빠르게 적용하고 실험할 수 있고 상용화 제품 이전의 시험단계 에 대한 검증 기간을 줄여 제품 개발의 가속화를 가능하게 한다. This thesis presents an UHF RFID tag emulator supporting security verification. The proposed tag emulator can adapt several security solutions in a real environment for security defects of a conventional RFID system. The tag emulator supports the ISO/IEC 18000-6C and EPC global class1 generation2 standards for 900MHz bandwidth of a RFID system. The proposed tag emulator is organized in 4 parts. First, antenna part transmits the signal from a interrogator to a tag or the other way. Second, RF communication part transmits data between antenna part and main control part. Third, main control part analyzes and processes transmission or reception data. Last, cryptography transaction supports confidentiality for data in the RFID tag. By using a proposed tag emulator, We can test and adapt quickly several security technologies in real environment. We can accelerate development of a new product by reducing test period of a new product.

Design of High Precision Analog Front-End Circuits for Improvement of Battery System Efficiency in Electric Vehicles

김규호 충북대학교 2020 국내박사

전기자동차는 화석연료를 사용하지 않고 고전압 배터리에 저장된 전기에너지를 전기모터에 공급하여 구동력을 발생시키는 무공해 차량이다. 자동차 배기가스에 의한 온실가스 배출량으로 인한 지구 온난화 문제가 심각하다고 판단한 유엔은 탄소배출을 최소화할 것을 권고하였고 유럽연합, 미국, 한국 등은 탄소배출을 최소화하기 위하여 내연기관 자동차의 배출가스 규제를 강화하고 있다. 더욱이 연료비 상승에 대한 부담으로 고효율 자동차에 대한 소비자들의 선호가 높아지면서 자동 시장의 패러다임이 내연기관 자동차에서 전기자동차로 전환되고 있고 미국, EU, 일본, 중국 등 주요 자동차 생산국들은 전기자동차 구매보조금 지원과 세제 혜택, 주차 및 충전시설과 같은 편의성 제공, 차량 운행 관련 혜택 등 각종 지원 정책으로 전기자동차 시장 활성화를 도모하고 있고 자동차 제조업체들은 전기자동차 국제 환경 규제에 대응하여 자동차산업 경쟁력 향상을 위하여 노력하고 있다. 이러한 시장의 변화에 따라 2040년에는 5,600만대로 판매되는 승용차의 57% 이상을 전기자동차가 점유할 것으로 예상하고 있다. 내연기관 자동차는 엔진과 변속기 그리고 연료 탱크 등으로 구동계룰 구성한다. 반면에 전기 자동차의 구동계는 모터와 감속기 그리고 배터리 팩으로 구성한다. 배터리 팩은 리튬이온 배터리 셀들과 배터리 관리 모듈로 구성한다. 리튬이온 배터리는 높은 에너지 밀도, 높은 전력 밀도, 긴 수명 및 환경친화적 특성의 2차 전지이지만 화학반응 기반의 에너지를 사용하기 때문에 비선형적 동작 특성으로 인하여 전기적으로 정확한 상태를 파악하기 어렵고 과도한 전압, 전류, 충전, 방전 및 고온 고압 조건에서 사용 시 용량이 감소하거나 폭발에 의한 화재의 위험이 있다. 따라서 반드시 안전하게 사용하고 가동 시간과 수명을 극대화하기 위해서는 직렬 연결된 다수의 배터리 셀들의 충전 상태를 정확하게 측정할 수 있는 배터리 관리 IC가 필요하다. 전기자동차의 리튬이온 배터리 셀의 충전 상태는 배터리 셀의 전압을 측정하여 계산하기 때문에 측정 정밀도가 높아야 한다. 리튬인산철(LiFePO4) 배터리의 경우 배터리 충전 상태(SoC)가 1% 변할 때 배터리 셀의 전압은 약 1mV가 변한다. 배터리 관리 IC의 전압 측정 정밀도가 10mV이면 10%의 배터리 충전상태(SoC) 계산 오차가 발생한다. 따라서 안전을 위하여 사용 가능한 배터리 용량은 20% 감소하게 되고 이러한 용량 감소는 전기자동의 이동 가능 거리가 20% 감소하거나 같은 거리를 운행하기 위해서는 20%의 배터리를 추가하는 것과 같다. 종전의 기술은 수 mV의 배터리 셀의 전압 측정오차로 인하여 사용 가능한 배터리 용량이 2% ~ 20% 감소하는 문제점이 있었다. 본 논문에서는 배터리 셀의 전압 측정 정밀도를 개선하여 측정 오차로 인한 사용 가능한 배터리 용량의 감소 효과를 최소화하여 배터리 사용 효율을 개선하고자 한다. 배터리 셀 전압을 측정하는 회로는 직렬로 스택되어 있는 8개의 배터리 셀 중 2개 셀의 양단 전압을 선택할 수 있는 멀티플렉서, 높은 전압을 낮은 전압 레벨로 변환하는 레벨 시프트 앰프(level shift amplifier), 16-bit 해상도를 갖는 Incremental ADC와 ADC의 기준전압을 생성하기 위한 밴드갭 기준전압 생성회로와 기준전압 버퍼로 구성하였고 배터리 잔량 계산 오차로 인한 배터리 사용 효율 감소를 방지하기 위하여 배터리 셀 전압 측정 정밀도 사양은 ±500uV로 설정하였다. 배터리 셀 전압 측정 정밀도를 달성하기 위하여 ADC는 14bit 이상의 ENOB 성능을 갖도록 설계하였고 배터리의 사용온도 구간에서 온도 변화에 따른 배터리 셀 전압 측정 오차가 발생하는 것을 방지하기 위하여 온도 변화에 따른 ADC 기준 전압의 선형 오차가 ±100uV 미만이고 온도계수는 4.05ppm/℃이 되도록 설계하였다. 온도 변화에 따른 ADC의 기준전압의 오프셋과 이득은 같은 Die에 집적된 MCU를 사용하여 보정하도록 하였다. 높은 배터리 셀 전압이 입력되는 멀티플렉서와 레벨 시프트 앰프는 BCD 공정으로 설계하였고 ADC와 ADC 기준 전압 생성회로는 3.3V CMOS 공정으로 설계하고 2개의 Die로 각각 제작하여 Multi chip package로 제작하였다. 제작한 IC는 리튬이온 배터리 사용 영역인 -20℃ ~ 60℃ 온도 구간에서 1.5V, 2.9V, 4.3V의 전압을 입력하여 측정하였고 모든 구성 회로의 이득, 오프셋과 비선형성분을 Progressive Polynomial Calibration(PPC) 기법을 사용하여 보정한 결과 450uV 미만의 전압측정 정밀도를 달성하였다. 본 연구에서 개발한 전기자동차용 리튬이온 배터리 셀 전압 측정을 위한 Analog front-end 회로는 ±500uV 미만의 전압측정 정밀도를 달성함으로써 사용 가능한 배터리 용량을 종전 기술보다 2% ~ 19% 개선할 수 있고, 결과적으로 전기자동차의 배터리 무게와 배터리 비용을 감소하고 동일 배터리 사용한다고 가정했을 때, 이동 가능한 거리를 증가시키는 효과를 얻을 수 있다. As the globe continues to warm up at an alarming rate, the need for more environmentally-friendly alternatives has also risen. In recent years, the United Nations have recommended that countries should try and minimize their carbon emissions by any means possible. In particular, the organization wants countries to cut greenhouse gas emissions produced from automobiles by promoting the use of electric vehicles, automobiles that are driven by one or more electric motors using energy stored in rechargeable batteries. Simultaneously, as consumers' preference for high-efficiency cars increases due to the burden of rising fuel costs, the automotive market paradigm has shifted from internal combustion engine cars to electric vehicles. An electric vehicle drives an electric motor with only the electrical energy supplied from a charged battery without an internal combustion engine. Because lithium-ion batteries have a higher energy and power density, longer life spans, and environmentally friendly characteristics compared to other energy sources, their implementation in electric vehicles has increased. However, since the energy in lithium-ion batteries is reliant on chemical reactions, it is difficult to identify the exact electrical conditions of the cells themselves due to nonlinear operation characteristics. 96 to 200 of battery cells in the electric vehicle are connected in series to bring the battery pack voltage into the hundreds of volts to drive a motor. The cells age at different rates and continually diverge. A different cell with the same coulomb count can have wildly different charge levels, and it is nearly impossible to count coulombs in a car due to a large number of battery cells. Therefore, the Battery Management System (BMS) is needed to optimize the run time and lifetime of the lithium-ion batteries. The Battery Management IC (BMIC) in electric vehicles can also measure the cell voltage in order to calculate the State of Charge (SoC). By continuously measuring each cells' voltages, the battery management system (BMS) can keep a running estimation of each cell's voltage. Increasing measurement accuracy in a temperature range of -20℃ to 60℃ reduces the manufacturing costs of the batteries. The battery management electronics are expected to maximize operating range, lifetime, safety, and reliability while minimizing cost, size, and weight. Since the state of charge of the lithium-ion battery cell of an electric vehicle is calculated by measuring the voltage of the battery cell, the measurement precision must be high as possible. In the case of a lithium iron phosphate (LiFePO4) battery, when the battery charging state (SoC) changes by 1%, the voltage of the battery cell changes by about 1 mV. If the voltage measurement accuracy of the battery management IC is 10 mV, the state of charge(SoC) calculation error of 10% occurs. Therefore, to use the battery safely, the usable battery capacity should be reduced by 20%, and this reduction in capacity is translated to a 20% reduction in the electric vehicle's travel distance or the addition of a battery 20% larger to achieve the same distance. Previous studies have had to reduce the efficiency of battery due to low voltage measurement accuracy. The battery cell voltage measurement accuracy of the previous studies ranged from ±1.5mV to ±10mV. As a result, the usable battery capacity was reduced by 2% to 20% when a discharge rate is 1mV/%. In this paper, we improved the voltage measurement accuracy of the battery cells to minimize the effect of reducing the usable battery capacity due to measurement errors. The circuit for measuring the battery cell voltage includes two multiplexers capable of selecting the voltage across two of the eight battery cells stacked in series, two level shift amplifiers converting a high voltage to a low voltage level, two incremental ADC with 16-bit resolution and a bandgap reference voltage generator and a reference voltage buffer for generating the reference voltage of the ADC. The measurement error specification of the battery cell voltage is ±500uV to prevent a decrease in battery usage efficiency due to calculation error for the state of charge. To achieve the measurement accuracy for battery cell voltage, the ADC is designed to have an effective number of bits (ENOB) performance of 14 bits or more. The linearity of the ADC reference voltage according to the temperature change is improved to prevent decreasing performance of the battery cell voltage measurement due to reference voltage variation in the operating temperature range of the battery. The bandgap reference voltage generator was designed to have a linearity error of less than ±100uV and a temperature coefficient of less than 4.05ppm/℃ for all corners of the process. The offset and gain of the reference voltage of the ADC according to the temperature change were corrected using the MCU integrated into the same die. The high voltage multiplexer and the level shift amplifier with high battery cell voltage input were designed using a 40V BCD process, and the high-resolution ADC and the high-precision ADC reference voltage generation circuit were developed using a 3.3V CMOS process. Each of the fabricated dies packaged together into one chip. The fabricated IC was measured by inputting voltages of 1.5V, 2.9V, and 4.3V in the temperature range of -20℃ to 60℃. Gain, offset, and non-linearity errors of all components are corrected with Progressive Polynomial Calibration (PPC) method. As a result, the accuracy of voltage measurement of less than 450uV was achieved. In this study, the analog front-end circuit for measuring the lithium-ion battery cell voltage for electric vehicles developed. Moreover, It can improve the usable battery capacity by 2% ~ 19% than the previous studies by achieving voltage measurement accuracy of less than ±500uV. As a result, the battery weight and cost of the electric vehicle can be reduced, and if the same battery pack is used, an effect of increasing the movable distance can be obtained.

전송선의 크로스토크를 이용한 PUF

이관희 충북대학교 대학원 2013 국내석사

본 논문은 인접한 전송선에서 임의의 크로스토크의 크기 차이를 이용한 PUF 회로를 제안한다. 기존의 PUF는 동작전압과 온도와 같은 환경변화에 대하여 일정한 출력 값의 신뢰성을 보장하지 않는다. 두 개의 크로스토크를 발생시키기 위해 세 개의 전송선으로 구성된다. 세 개의 전송선 사이에서 임의의 크기를 갖는 두 개의 크로스토크는 가진다. 두 개의 크로스토크는 센스 엠프를 통하여 크기를 비교한다. 챌린지는 센스 엠프의 차동 출력을 선택하여 응답으로 출력한다. 제안된 회로는 전송선 사이에서 생긴 두 개의 크로스토크의 차이를 비교하고 일관성 있는 결과를 보인다. 크로스토크는 환경변화에 영향을 받지 않는다. 따라서 제안된 PUF 회로는 챌린지에 대해 신뢰성 있는 값을 갖는다. 이를 인증 및 암호화 등을 위한 보안시스템에 활용 할 수 있다.

MLC(Multi-Level Cell) 메모리에 적합한 병렬 BCH 복호기 설계

장송철 충북대학교 2010 국내석사

본 논문은 MLC (Multi-Level Cell) 플래쉬 메모리의 산발적인 오류 비트 정정을 위한 BCH 부호의 병렬 복호 방법을 제안한다. 기존 BCH 복호기는 순차적으로 비트 단위 직렬 연산을 통해 복호함으로써 지연시간이 길어 고속 대용량 메모리에 적합하지 않다. 제안된 오류 정정능력이 2인 (4122, 4096) BCH 병렬 복호기는 데이터를 워드단위로 처리함으로써 고속으로 동작할 수 있다. 설계된 회로는 Hynix 0.35um CMOS 공정으로 칩을 제작하고 검증하였다. 제안된 (4122, 4096) BCH 병렬 복호기의 크기는 4,880게이트로 기존의 직렬 복호기보다 1.2배정도 회로의 크기가 증가하였으나, 동작속도는 7.4배 향상되었다. This thesis proposes a parallel decoding algorithm for the Bose-Chaudhuri-Hocquenghem (BCH) code used to correct frequent bit errors in a multi-level cell (MLC) flash memory. Existing BCH decoders can be improved to meet requirements for high speed and large scale memory applications. This is due to the sequential bit-unit serial computations in their decoding process. The proposed BCH parallel decoder operates in high speed by processing data in word-units. The designed circuit has been fabricated into a chip with the Hynix 0.35um CMOS process with 4,880 gates. The proposed BCH parallel decoder is 1.2 times larger but 7.4 times faster than other existing BCH decoders.

고해상도 터치스크린을 위한 스캔 알고리즘 및 인터페이스 회로

김석만 충북대학교 2017 국내박사

Recently, touch screen technologies have been widely used due to smart mobile devices. The touch screen has evolved into various forms reflecting applied technology and applications. In particular, capacitive touch screen technology is under rapid development, accommodating multitouch and various gesture input options. The number of electrodes in recent capacitive touch screens is increasing. To support a fine tip stylus replacing a conventional finger-sized stylus, substantial studies have been devoted to increase electrode density and improve the SNR of a capacitive touch screen. In addition, a high electrode density touch screen may be employed to receiver fingerprints from a touch screen instead of a fingerprint input device in systems requiring fingerprint recognition. Extensive studies cover techniques for supporting touch interfaces on large screens such as TVs and electronic white boards. As the number of electrodes increases, the amount of collected data increases along with the number of increased electrodes. It increases the data acquisition time and transmission time, which leads to deteriorate the response time characteristics. Also, it increases the energy consumption since the number of electrode scan count increases. The purpose of this study is to reduce touch response time and energy consumption in a high resolution touch screen increase of the number of electrodes. To do this, the first step is to shorten the touch data collection time of a high resolution touch screen. The second step is to implement a high-speed interface to transmit massive image data. The following methods were applied to reduce the data collection time for the high resolution touch screen. First, touch events are classified into three types: “no touch,” “touched on a driven line” and “touched on an undriven line.” The “no touch” type event represents idle condition without any touches on the screen. The “touched on a driven line” type event designates a touch event on the currently driven electrode line. The “touched on an undriven line” type event is for a touch event on an electrode line without current driving operations. The differences in changes of circuit components for each touch event type are analyzed through modeling of a touch panel and its sensing circuits. It shows that all type of touch events are detectable. Second, the pre-search mode is developed by a feature of “touched on an undriven line.” It is possible to detect a touch event in the standby mode without full scanning. In general, the touch panel is always under scanning to detect a touch even if a touch event does not occur while the screen is on. The proposed pre-search mode monitors touch events of the entire touch panel by driving only a single line during the standby state without a touch event. This allows significant reduction of energy consumption in the standby mode of a touch panel. Third, a reduced scanning algorithm was proposed to reduce the number of scan counts during normal operation. The proposed reduced scanning algorithm scans the untouched area by skipping several electrode lines, and thereby reduces the detection time. Electrode lines around a touched position are scanned precisely. It uses the fact that the touch object covers several electrodes. This is especially useful in high density touch screens. A high-speed serial interface was applied to reduce data transmission time. The proposed scanning algorithm reduces the number of scan counts, but the amount of touched image data remains the same as that of conventional scanning algorithms. The amount of touched image data increases along with the increase in the number of electrodes. High-speed serial interfaces for cameras are being used in mobile computing environment. The mobile industry processor interface (MIPI) camera serial interface 2 (CSI-2) has been modified and applied for touch screen applications. Especially, its error handling path is improved to reduce the latency when it suffers errors during data transmissions. In order to evaluate the proposed scanning algorithm, the number of scan count of electrode lines was obtained through numerical models and simulation. Using the proposed scanning algorithm, the number of scan count is reduced by more than 40% for a single touch. In addition, it is possible to save energy consumption by 50% in an environment with a touch duration ratio of 0.5 when the pre-search mode is applied to the conventional progressive scanning algorithm. All proposed algorithms can save up to 70% of energy consumption with a touch duration ratio of 0.5. This thesis improves the response time by the proposed scanning algorithm. It is shortening the data collection time as reducing the number of scan count in the high resolution touch screen. Furthermore, the efficiency of energy consumption was improved by reducing the number of charge/discharge cycles. It also improved the response time of large touch screens by shorter data transmission time using a modified high-speed serial interface. 최근 스마트 모바일 기기들로 인해 터치스크린의 대중화가 가속화되고 있다. 터치스크린은 적용되는 기술과 어플리케이션에 따라 다양한 형태로 발전하였다. 특히 멀티터치와 다양한 제스쳐 입력이 가능한 정전용량형 터치스크린 기술이 빠른 성장을 보이고 있다. 최근의 정전용량형 터치스크린 기술은 터치 패널의 전극수가 점점 증가하고 있다. 기존의 손가락 굵기의 스타일러스 대신 미세팁을 갖는 스타일러스를 지원하기 위해 정전용량형 터치스크린의 전극밀도를 높이고 SNR을 향상시키는 연구들이 진행되고 있다. 또한 별도의 지문입력 장치 대신 터치스크린에서 직접 지문입력을 받기 위해 터치스크린의 전극밀도를 높이기도 한다. 또한 TV나 전자칠판과 같이 대형 스크린에서 터치인터페이스를 지원하기 위한 기술들도 연구되고 있다. 이렇게 전극의 수가 증가한 터치스크린은 전극 수의 증가에 따라 수집해야 하는 데이터의 양도 늘어나게 되었다. 이로 인해 데이터 수집 시간 및 전송시간이 증가되고 이는 응답속도의 저하로 이어진다. 또한 구동해야 하는 전극의 수가 늘어남에 따라 소비 에너지 또한 증가하고 있다. 본 논문의 연구 목적은 전극의 수가 많은 고해상도 터치스크린에서 터치 응답 시간과 소비 에너지를 줄이는 것이다. 이를 위해 첫째는 고해상도 터치스크린의 터치 데이터 수집시간을 단축시켜야 한다. 둘째는 대량의 터치 이미지 데이터를 전송하기 위한 고속 인터페이스가 필요하다. 데이터 수집시간을 단축시키기 위해 사용한 방법은 다음과 같다. 먼저, 터치 이벤트 발생 유형을 세 가지로 구분하였다. 첫 번째 유형은 터치가 발생하지 않은 경우이고, 두 번째 유형은 구동중인 라인 위에서 터치 이벤트가 발생한 것이다. 세 번째 유형은 구동중이지 않은 라인 위에서 터치 이벤트가 발생한 것이다. 각 터치 이벤트 유형에 따른 터치 패널과 센싱 회로를 등가회로 모델링을 통해 분석하였다. 이를 통해 세 가지 유형의 터치 이벤트를 각각 구분할 수 있음을 밝혔다. 둘째는 세 번째 터치 이벤트 유형의 특성을 사용하여 pre-search 모드 동작을 제안하였다. 터치 패널 모델링에 의해 얻은 비구동라인의 터치 이벤트 감지 방법을 사용하여, 대기 모드 시 터치 이벤트 발생 여부를 감지할 수 있게 됐다. 일반적인 터치스크린은 화면이 켜져 있는 동안 터치 이벤트가 발생하지 않더라도 터치패널이 항상 구동되어 터치 유무를 감지하고 있다. 제안한 pre-search 모드는 터치 이벤트가 없는 대기 시간 동안 일정 주기로 하나의 라인만 구동하여 터치패널 전체의 터치 이벤트를 감시한다. 이는 대기시간의 에너지 소비를 절약할 수 있다. 셋째는 일반 구동 시 스캔 라인 수를 줄이는 reduced scanning 알고리즘을 제안하였다. 제안한 reduced scanning 알고리즘은 터치가 발생하지 않은 영역은 몇 개의 라인을 건너뛰는 방식으로 빠르게 스캔을 한다. 터치가 감지되면 그 주변을 정밀 스캔하도록 한다. 이는 일반적으로 터치 물체에 여러 개의 전극이 반응하는 특성을 이용한다. 이는 고밀도 터치스크린에서 특히 유용하다. 데이터 전송시간을 단축시키기 위해 고속 시리얼 인터페이스를 적용하였다. 제안한 스캔 알고리즘은 데이터 수집을 위한 스캔 횟수를 줄였지만, 수집된 데이터의 크기는 기존의 스캔 방식과 다를바가 없다. 따라서 전극 수의 증가에 따라 증가되는 대량의 터치 데이터를 전송하기 위한 고속 전송 방식이 필요하다. 일반적으로 모바일 환경의 카메라에 사용되는 카메라용 고속 직렬 인터페이스인 MIPI CSI-2를 터치스크린에 적용할 수 있도록 일부 수정하였다. 특히 에러 처리 경로를 개선하여 에러 발생 시 레이턴시를 낮출 수 있도록 하였다. 제안한 스캔 알고리즘을 평가하기 위해 수식과 시뮬레이션을 통해 스캔 라인 수를 얻었다. 제안한 스캔 알고리즘을 사용할 경우 싱글 터치일 때 40%이상 스캔 라인 수를 줄일 수 있었다. 또한 기존의 풀스캔 방식에 pre-search 모드 만 적용할 경우 터치빈도가 0.5인 환경에서 50% 가량 소비 에너지를 절약할 수 있었다. 모든 알고리즘 적용시 터치빈도가 0.5인 황경에서 70% 가량 소비 에너지를 절약할 수 있다. 본 논문을 통해 제안한 스캔 알고리즘은 고해상도 터치스크린에서 터치패널의 구동횟수를 줄여 데이터 수집 시간을 단축하여 응답시간을 향상 시켰다. 구동횟수 감소로 인한 충방전 횟수 감소로 에너지 소비 효율을 높였다. 또한 대형 터치스크린을 위해 수정된 고속 직렬 인터페이스를 이용하여 대형 터치스크린의 응답시간을 향상 시켰다.