Artificial electronic synapses based on the non-volatile resistive switch

Kornijcuk, Vladimir Seoul National University of Science and Technolog 2016 국내석사

현대 디지털 컴퓨터는 인간의 두뇌에 비해 훨씬 더 빠르고 정확하게 논리 및 산술 연산을 수행할 수 있다. 그러나 주변의 환경을 실시간으로 인식하고 학습하는 능력에서 디지털 컴퓨터를 비롯한 인공 시스템은 아직 포유동물의 두뇌 수준엔 미치지 못한다. 지난 수십 년 동안 하드웨어 인공 시스템으로 포유동물 신경망의 기능을 실현하기 위한 연구가 이루어져 왔으며, 이는 ‘뉴로몰픽 (neuromorphic) 공학’ 이란 이름으로 알려져 있다. 최근까지의 연구에서는 주로 개별 단위 블록, 즉 인공 뉴런과 시냅스를 설계하고 그 단위 블록의 타당성을 평가해왔다. 하지만 지금까지 제안된 시스템들의 대부분은 지나치게 간단한 설계로 인해 생물학적 적합성 및 생물 뉴런∙시냅스의 기본 기능을 구현하지 못하고 있다. 이 논문에서는 생물학적으로 적합한 규칙으로 동작하는 시냅스의 장기 가소성 구현을 위해 두 종류의 인공 시냅스 회로를 제안하였으며, 인공 시냅스 장기 가소성은 양극성 저항 스위치의 비휘발적 저항 변화에 기인하도록 설계되었다. 인공 시냅스 거동의 생물학적 적합성은 다음 항목들에 의거하였다; (i) 제안된 시냅스 회로들은 활동도 의존적 가소성 (activity dependent plasticity, ADP) 과 스파이크 타이밍 의존적 가소성 (spike timing dependent plasticity, STDP) 규칙에 따라 시간 및 주파수 영역에서 정보를 부호화 할 수 있으며, (ii) 상이한 가소성 유도 규칙을 따르기 위해 활동 전위의 모양을 변화시킬 필요가 없고, (iii) 화학적 생물 시냅스처럼 일방향 신호 전달이 가능하며, 유사 푸아송 (Poisson-like) 잡음의 스파이크 조건 하에서도 동작 가능하다. 회로 계산을 활용하여 제안된 인공 시냅스 회로들의 실현 가능성을 입증하였으며, 그 결과는 화학적 생물 시냅스와 비교하여 소개되었다. Contemporary digital computers are much faster and more reliable in performing logical and arithmetical operations than human brains, however, when it comes to conducting “real-world” tasks, such as environment recognition or learning, mammalian brains still have no match among artificial systems. As a result, in the past decades there has been an increased interest in realizing neural network functionality in hardware, which is referred to as neuromorphic engineering. Currently researches mainly focus on designing separate functional blocks, i.e. artificial neurons and synapses, and demonstrating their feasibility. A lot of proposed systems due day, however, still lack biological plausibility and basic functionality which is caused by their rather oversimplified design. This thesis paper proposes two electrical circuit designs for the realization of artificial synapses that exhibits long-term plasticity induced by different protocols. The long-term plasticity of the artificial synapses is attributed to the nonvolatile resistance change of the bipolar resistive switches in the circuits. The resulting synaptic behaviours can be termed as biologically-plausible inasmuch as (i) proposed circuits are capable of encoding information in both time and frequency domains, i.e. operate under activity-dependent plasticity (ADP) and spike-timing-dependent plasticity (STDP) protocols, (ii) the shape of the action potential is not required to vary to implement different plasticity-induction behaviours, and (iii) the behaviors satisfy several essential features of a biological chemical synapse including unidirectional signal transmission and operation in stochastic Poisson-like spike firing conditions. The feasibility of the suggested circuits as artificial synapses is demonstrated by conducting circuit calculations and the calculation results are introduced in comparison with biological chemical synapses.

Analog and Digital Designs for On-Chip Learning in Neuromorphic Systems : 온칩 학습용 뉴로모픽 시스템을 위한 아날로그/디지털 디자인

Vladimir Kornijcuk University of Science and Technology 2018 국내박사

현대 디지털 컴퓨터는 인간의 두뇌에 비해 훨씬 더 빠르고 정확하게 논리 및 산술 연산을 수행할 수 있다. 그러나 주변의 환경을 실시간으로 인식하고 학습하는 능력에서 디지털 컴퓨터를 비롯한 인공 시스템은 아직 포유동물의 두뇌 수준엔 미치지 못한다. 지난 수십 년 동안 하드웨어 인공 시스템으로 포유동물 신경망의 기능을 실현하기 위한 연구가 이루어져 왔으며, 이는 ‘뉴로몰픽 (neuromorphic) 공학’ 이란 이름으로 알려져 있다. 본 논문은 확장가능성과 전력 효율성을 갖추면서 온칩(on-chip) 학습이 가능한 뉴로몰픽 시스템용 회로와 시스템을 제시함으로써 뉴로몰픽 공학에 기여하였다. 첫 번째로, leaky integrate and fire(LIF)에 기반한 새로운 형식의 인공 스파이킹(spiking) 뉴런을 제시하였다. 제시된 디자인은 통상적으로 축전기 기반 integrator를 활용하는 것과 달리 플로팅 게이트(floating gate, FG) integrator를 활용하고 있다. FG에 저장된 전하의 방전시간은 터널의 넓이보다는 높이, 두께에 대한 의존성이 더 크며, 이는 뉴런의 집적도 향상 가능성이 높음을 시사한다. 회로 동작은 BSIM 4.6.0 상보성 금속 산화막 반도체(CMOS) 모델을 활용한 시뮬레이션을 통해 진행되었다. 다음으로, spike timing dependent plasticity(STDP) 모델을 구현한 시냅스 회로를 제안하였다. FG-LIF 뉴런과 마찬가지로, 이 회로 역시 FG leaky integrator를 기반으로 구성되었다. randomly spiking neuron을 적용한 비지도 학습과 지도학습을 시키는 회로 시뮬레이션 결과, 두 경우 모두 시냅스간의 경쟁이 나타남을 확인하였다. 또한 몬테-카를로 시뮬레이션을 통해 CMOS의 오차가 존재할 경우에 대한 평가도 진행하였다. 세 번째로, 온칩 학습을 위해 random access memory, content addressable memory, partitioned RAM, pointer(PTR)의 네 종류의 순람표(look-up table, LUT) 기반 스파이크 라우팅 시스템을 제안하였다. 각각의 시스템에 대하여 라우팅의 지연이 발생하지 않는 최대의 네트워크 크기를 측정하기 위한 이론적인 근거를 제시하였고 스파이크 라우팅 속도, 가능한 신경 네트워크의 크기, 회로의 과부하 등에 관련된 장, 단점을 분석하였다. 마지막으로, a Xilinx Virtex-7 field programmable gate array (FPGA)를 활용한 완전 디지털화 뉴로몰픽 시스템의 프로토타입을 제시하였다. 이 프로토타입은 1024개의 LIF 뉴런들과 199,680개의 STDP 시냅스들로 구성되어있다. 비지도학습을 통해 시각적인 자극(막대)의 방향을 정확히 인식하도록 학습시킬 수 있었고, 이를 통해 이 시스템에서 온칩 학습이 가능함을 확인하였다. Achieving human-level cognitive performance using artificial systems has long been a motivating challenge that inspires researchers across different research fields. To date, one of the most widely used platforms to this end is general-purpose hardware, which partially owes to its rapid development and availability. The astonishing computational precision and speed make this platform very powerful in simulating behavioral models of biological neurons, synapses, and spiking neural networks (SNNs). Simulating large-scale SNNs in real time, however, is a daunting challenge due to the complexity, which makes their behavior description immensely complex at large scales. An alternative approach, neuromorphic system engineering, attempts to overcome this issue by using very large-scale integrated circuits to synthesize SNNs on a silicon wafer, instead of simulating their behaviors. This dissertation makes a contribution to this approach by proposing a range of circuits and systems for realizing scalable and power-efficient neuromorphic systems capable of on-chip learning. First of all, a new type of artificial spiking neuron based on leaky integrate-and-fire (LIF) behavior is proposed. A distinctive feature of the proposed design is the use of a floating gate (FG) integrator rather than a capacitor-based one. The relaxation time of the charge on the FG relies mainly on the tunnel barrier profile, e.g., barrier height and thickness (rather than the area). This opens up the possibility of large-scale integration of neurons. The circuit was designed by using 65 nm complementary metal oxide semiconductor (CMOS) technology and its feasible operation was examined by performing circuit simulation using the BSIM 4.6.0 CMOS model. The circuit simulation results offered biologically plausible spiking activity (<100 Hz) with a capacitor of merely 6 fF, which is hosted in an FG metal-oxide-semiconductor field-effect transistor. The FG-LIF neuron also has the advantage of low operation power (<30 pW/spike). Additionally, the proposed circuit was subject to possible types of noise, e.g., thermal noise and burst noise. In particular, thermal noise is likely prominent with regard to the use of such low capacitance. The simulation results indicated remarkable distributional features of interspike intervals that are fitted by Gamma distribution functions, similar to biological neurons in the neocortex. Second, a scalable synaptic circuit realizing spike timing dependent plasticity (STDP) model is presented. Like the FG-LIF neuron, this circuit is based on FG leaky integrators and is designed by using 65 nm CMOS technology. The circuit simulations feature (i) weight-dependent STDP that spontaneously limits the synaptic weight growth, (ii) competitive synaptic adaptation within both unsupervised and supervised frameworks with randomly spiking neurons. The estimated power consumption is merely 34 pW, perhaps meeting one of the most crucial principles (power-efficiency) of neuromorphic engineering. Additionally, the robustness of the proposed circuit in light of CMOS process variability effects (line edge roughness and random dopant fluctuations) was evaluated by performing Monte Carlo simulations. Despite notable parameter variability, the STDP behavior of the circuit could be validated as a whole, other than few exceptions. Third, four look-up table (LUT)-based spike routing schemes aimed for on-chip learning are presented. These are the random access memory, content addressable memory, partitioned RAM, and pointer (PTR)-based routing schemes. First of all, theoretical means are provided for evaluating the maximum network size for each scheme without routing congestion—experimentally justified using field-programmable gate array (FPGA) implementations. Given that they vary in spike routing rate, allowable neural network size, and circuit overhead, the pros and cons of each scheme are analyzed with regard to them. The results indicate that the PTR-based scheme supports a neuromorphic core consisting of 50,000 neurons (simultaneously firing at 50 Hz) and 10 million synapses at 1 GHz clock speed with minimum circuit overhead. The PTR-based scheme was further applied to multiple cores in a large-scale neuromorphic cluster, revealing that the cluster can theoretically hold 3.63 million neurons and 3.63 billion synapses at 200 MHz global clock speed when all cores operate at 1 GHz local clock speed. Finally, a fully-digital neuromorphic system prototype implemented in a Xilinx Virtex-7 FPGA is presented. The prototype comprised arrays of 1,024 LIF neurons and 199,680 STDP synapses and employed partitioned RAM routing scheme. The on-chip learning in the system was verified by performing a real-time orientation selectivity development experiment, during which it successfully “learned” to recognize the orientation of a visual stimulus (a bar) in the absence of teaching supervisor (unsupervised learning).