Role of the chaperonic part ClpC1 and ClpC2 of Clp protease in the physiology and development in plants

Ali, Sarafat 영남대학교 대학원 2015 국내박사

Charge-Copy 방법을 이용하여 cross-Regulation을 줄인 SIDO boost regulator에 관한 연구

유지아 중앙대학교 대학원 2014 국내석사

논문에서는 Wide-Load-Range by Constant-Charge-Auto-Hopping Control (CCAH) for Single-Inductor-Dual-Output Boost Regulator (SIDO) 중 Cross-Regulation를 줄이는 연구를 다룬다. 로드의 범위를 넓히기 위해 주파수-호핑 방법을 사용하여 로드에 따라 컨버터의 스위칭 주파수를 바꾼다. 주파수-호핑에 의하여 발생되는 cross-regulation은 constant-charge방법을 적용하여 감소된다. Constant-charge이란 RAMP 신호를 바꿔서 듀티를 바꾸고, 로드에게 같은 전하량를 줌으로써 cross-regulation를 줄이는 방법이다. RAMP신호는 current sources를 바꿈으로써 바뀐다. 그런데 constant-charge 방법을 사용하면 current sources 만들 때 mismatch 문제 때문에 cross-regulation 문제를 효과적으로 해결하지 못 할 수도 있다. 이 논문에서는 제가 current source를 하나만 쓰면서 cross-regulation를 해결 하는 Charge-Copy 방법을 제안을 했다. 이런 방법을 통해서 mismatch 문제를 줄일 수 있다. A study on Wide-Load-Range by Constant-Charge-Auto-Hopping Control (CCAH) for Single-Inductor-Dual-Output Boost Regulator (SIDO) to minimize Cross-Regulation is reported in this paper. The switching frequency of converter can be changed – frequency hopping, according to its load in order to improve the load range. The cross-regulation caused by frequency hopping is attenuated by applying constant-charge technique, which changes the ramp signal, or in other words, the duty, to generate a constant amount of charge for the outputs, thus, reduce the cross-regulation. The ramp signals are interchanged by using different current sources. However, this technique may suffers from mismatch between the current sources, result in ineffectively reduce the cross-regulation. In this thesis, I also propose Charge-Copy method to minimize the cross-regulation that utilizes only one current source, so it avoids the unexpected mismatch between multiple current sources.

고해상도, 저전력 SAR ADC를 위한 구조와 알고리즘에 관한 연구

김주언 중앙대학교 대학원 2014 국내석사

본 석사 학위논문에서는 고해상도와 저전력을 위한 연속 근사 저장 아날로그-디지털 변환기(SAR-ADC)의 구조와 알고리즘이 제안되었다. 첫째로, 고해상도의 ADC를 구현하기 위해 커패시터의 부정합을 보정하기 위한 회로가 포함된 2단 pipelined SAR ADC의 구조가 제안되었다. 일반적인 self-calibrating 알고리즘을 구현하기 위해서는 커패시터의 부정합을 감지하고 보상하기 위한 보상 디지털-아날로그 변환기(DAC)을 필요로 하고 이것은 큰 면적을 차지하는 단점이 있다. 제안된 2단 pipelined SAR ADC는 보상 DAC를 2번째단의 CDAC에 적용하고 디지털 보상법을 사용함으로써 이러한 단점을 없앴다. 추가적인 보상 DAC없이 제안된 2단 pipelined SAR ADC는 첫 번째 단 커패시터의 부정합을 감지하고 보상할 수 있다. 시뮬레이션 된 결과는 보상 알고리즘이 제안된 구조에서 동작하며 effective-number-of-bit이 0.7 비트 증가됨을 보여준다. 그 효과는 매트랩을 통하여 Monte carlo 시뮬레이션을 함으로써 증명되었다. 둘째로 저전력 SAR ADC를 위한 알고리즘과 에너지 효율적인 스위칭 방법의 CDAC이 제안되었다. 제안된 charge-averaging switching with floating capacitors (CASFC) DAC은 최상위비트(MSB) 커패시터를 MSB 비교 후 비교기의 입력으로부터 단절하였다. 입력된 전압에 따라 스플릿 커패시터 스위칭 기법과 혼용하여 사용되는 기존의 charge-averaging switching(CAS) DAC과 달리 CASFC는 항상 CAS 기법을 적용할 수 있고 더 많은 스위칭 에너지를 줄였다. CASFC DAC에서는 기존의 CAS DAC에 비해 스위칭 에너지를 37.5% 줄였다. 스위칭 에너지의 감소는 매트랩을 통하여 검증되었다. In this thesis, the architecture and algorithm for high-resolution and low-power successive approximation register analog-to-digital converters (SAR ADCs) are proposed. In the first part of the thesis, the architecture of two-stage pipelined SAR ADC with capacitor mismatch calibration is proposed to achieve high-resolution performance. To realize the conventional self-calibrating algorithm, an additional calibration digital-to-analog converter (DAC) is needed to sense and calibrate capacitor mismatch, which requires extra chip area. The proposed two-stage pipelined SAR ADC minimizes the area overhead by using second stage CDAC as calibration DAC and adopting the digital domain calibration. Without additional calibration DAC, the proposed two-stage pipelined SAR ADC senses and calibrates the capacitor mismatch of the first stage CDAC. The simulated results show that the effective-number-of-bit (ENOB) is increased by 0.7 bit with the calibration in the proposed architecture. The effect of calibration is verified in Monte Carlo simulation by using Matlab. In the second part, the algorithm for energy-efficient switching CDAC is proposed for low-power SAR ADC. The proposed charge-average switching with floating capacitors (CASFC) DAC disconnects the most significant bit (MSB) capacitors from the inputs of comparator after MSB decision. Contrary to previous charge-average switching (CAS) DAC that uses CAS mixed with split capacitor switching depending on sampled voltage, the CASFC always utilizes the CAS and the more switching energy can be reduced then previous CAS DAC. The CASFC DAC reduces the switching energy by 37.5% compared to the previous CAS DAC. The switching energy reduction is verified by using Matlab.

고효율 직접 디지털 주파수 합성기에 관한 연구

여홍창 중앙대학교 대학원 2014 국내박사

본 논문에서는 직접 디지털 주파수 합성기(DDFS)의 전력소모, 칩 크기, 동작속도 등을 최적화 하기 위한 두 가지 방법을 제안하였다. 첫 번째 방식은 비선형 DAC를 기반으로 하는 구조에서 선형 DAC구조를 병합 하여 해상도를 확장시키는 하이브리드 방법이며, 두 번째 방식은 세그먼트 구조의 비선형 DAC에서 두 개의 온도계 코드를 기반으로 한 전류 가중치 재분배 방법 이다. 90 nm CMOS공정으로 제작되었고 1.3 GHz 에서 동작하는 하이브리드 DDFS는 나이퀴스트 주파수 범위내의 출력에서 최소 52 dBc 의 SFDR(Spurious Free Dynamic Range) 를 가지며 350 mW 의 전력을 소모한다. 90 nm CMOS 공정을 기반으로 하고 9비트의 해상도를 가지는 전류가중치 재분배 기법이 적용된 DDFS는 1.5GHz 에서 동작하여 270 mW 의 전력을 소모하며 최소 50 dBc 의 SFDR을 갖는 사인파를 합성한다. 두 종류의 DDFS 는 모두 1 mm2 이하의 칩 면적을 차지한다. 하이브리드 방식은 11 비트 이상의 해상도를 갖는 DDFS 에 적합하며, 전류가중치 재분배 방식은 비교적 낮은 해상도의 구조에 적합하다. 추가적으로, 1 비트 MSB shift DAC 의 사용으로 인해 발생하는 오차를 완화시키기 위해 전류소스의 코스(coarse) 부분은 반주기 합성기법을 적용하고, 파인(fine) 부분에는 ¼주기 합성기법을 적용한 혼합 합성방식(Mixed Wave Topology)을 제안하였다. 제안한 방식을 검증하기 위해 MATLAB 을 사용하여 몬테카를로 시뮬레이션을 수행하였으며, 3% 의 전류소스 오차가 발생하였을 때 혼합 합성방식은 기존의 합성방식보다 평균적으로 10 dBc의 SFDR 및 9 dB 의 SNDR이 증가함을 확인하였다. Two high efficiency DDFS architectures designed to balance power dissipation, size and speed is presented. The first hybrid design utilizes the linear extension with a linear DAC to increase the resolution of the NLDAC. The second reshuffled current weight design uses 2 thermometer coded NLDAC to segment the NLDAC. Fabricated in 90nm CMOS, the 11-bit hybrid DDFS is capable of producing a sine wave with over 52dBc SFDR (over the entire Nyquist band) and dissipates 350mW with an operating frequency over 1.3GHz. The 9-bit reshuffled current weights design is capable of synthesizing a sinusoid with over 50 dBc SFDR (over the entire Nyquist band) while dissipating 270mW when operating at 1.5GHz. Both designs occupy less than or equal to 1mm2. Due to the use of a binary fine DAC, the hybrid design is geared towards a higher resolution DDFS (11-bits or more) whereas the reshuffled current weights NLDAC is more compatible with DDFSs with less than or equal to 11-bit resolution. Further static performance increment can be achieved by using Mixed Wave Topology (MWT). The combination of a Half Wave Compression (HWC) for the coarse segment and a Quarter Wave Compression (QWC) for the fine segment can enhance the static performance by reducing the effect of the 1-bit MSB shift DAC in QWC. Behavioral Monte-Carlo simulation using MATLAB of an 11-bit 5:5 segmented reshuffled current weights DDFS shows in average increase of 10 dBc and 9 dB in SFDR and SNDR respectively when the current source mismatch is at 3%.

뉴런 센서 신호 검출을 위한 저 잡음 60uW Front-End 증폭기 설계

홍요한 중앙대학교 대학원 2014 국내석사

본 논문은 CMOS 기반 뉴런 칩의 센서 신호처리를 위하여 BPF를 적용한 LNA설계에 관한 고려요소들을 다루었다. 기존의 회로의 뉴런 센서 및 신호처리 회로에서 발생하게 되는 잡음 및 외부 영향에 민감한 단점을 극복하고 뉴런센서의 출력에서 발생되는 DC offset과 출력 임피던스 문제점을 해결하기 위해 coupling capacitor를 사용하였으며, input referred noise는 BPF의 기본 amplifier의 입력 transistor의 면적을 크게 하여 최적화 하였다. 각 BPF는 이득은 28dB, 대역은 100Hz~10kHz으로 동작하도록 설계하였으며, 하나의 입력에 대해 공통 DC offset voltage를 중심으로 phase가 서로 180도 차이 나는 한 쌍의differential 출력을 만드는 Single input to differential output amplifier는 이득을 0dB로 설계되었다. LNA에 마지막 단인 buffer는 SAR-ADC의 입력인 CDAC(약 5pF)을 원활히 driving할 수 있도록 설계하였다. 결과 측정 시, 추가적으로 테스트보드에 60Hz 잡음을 제거 하기 위해 Gold Plate를 2차 테스트 과정에서 제거를 하여 더 낮은 잡음 레벨을 얻을 수 있었다. LNA 측정 결과 VDD 3.3V에 20uA가 흘러 66uW에 파워를 소비하는 칩을 설계하였다. 이 칩은 0.13um CMOS process으로 만들어 졌으며, 총 칩의 사이즈는 0.66 이다. This thesis deals with critical factors for designing LNA which includes Band Pass Filter in order to process signal emitted by neuron sensor. Developed circuit overcomes disadvantage in noise made by processing signal of neuron sensor and uses coupling capacitor so as to solve problems in dc offset and output impedance. Input referred noise of developed circuit is optimized by making input transistor size of amplifier large. Each gain of BPF is 28dB and bandwidth of that is from 100Hz to 10kHz. Single input to differential output amplifier which has a function to make one input two differential output is designed with 0dB. Buffer where this is final stage in LNA is an important factor to easily drive CDAC (5pF) of SAR-ADC. In order to remove 60Hz noise broken out from home appliances, during 2nd test period, gold plate on 1st test board is eliminated. As a result, 2nd test board obtains lower base noise level than previous one. Measured LNA consume about 66uW with 3.3 supply voltage. This chip is fabricated in a standard 0.13um CMOS process. Die size is 0.66 .

비선형 DAC에 기초한 2GHz 130mW CMOS 직접 디지털 주파수 합성기 설계

유태근 중앙대학교 대학원 2015 국내박사

본 논문에서는 비선형 디지털-아날로그 변환기(digital to analog converter, DAC)에 기초한 직접 디지털 주파수 합성기(direct digital frequency synthesizer, DDFS)의 전력소모, 칩 크기, 동작속도 등을 최적화 하기 위한 세 가지 방법을 제안하였고, 이를 제작 및 검증하였다. 첫 번째, 파이프라인 구조의 위상 누적기의 전력소모를 줄이기 위해 다중모드에서 동작하는 바이어스 전압 생성기(multi-level momentarily activated bias, M2AB) 를 개발하였다. 이는 위상누적기의 업데이트 제약 없이 전력소모를 줄일 수 있다. 두 번째, 복잡한 사인파 합성기법을 단순화 하기 위하여 coarse 정보에 기초한 순차적 fine 증분 배열 기법을(coarse phase based fine amplitude grouping, C2FAG) 개발하였다. 이는 회로의 정확도를 유지하면서 기존의 복잡한 fine 부분의 디코딩 회로를 단순화시켜 회로의 전력소모 및 면적을 감소시키고 동작속도를 증가시킬 수 있는 장점을 가진다. 마지막으로, 기존의 quarter sine-wave technique 이 가지는 오프셋 문제를 해결하기 위해 혼합형DAC 구조 (mixed-wave conversion topology, MCT) 를 개발하여 오프셋에 의하여 발생할 수 있는 홀수 하모닉 성분을 억제하였다. 55 nm CMOS공정으로 제작되었고 2 GHz 에서 동작하는 DDFS는 나이퀴스트(0 – 1GHz) 주파수 범위내의 출력에서 최소 55.1 dBc 의 SFDR(Spurious Free Dynamic Range) 를 가지며 130 mW 의 전력을 소모한다. 칩 면적은 0.1 mm2 며, 개발된 DDFS 의 figure of merit (FOM) 은 8944 GHz•2^(SFDR/6)/W 이다. A direct digital frequency synthesizer (DDFS) based on the nonlinear DAC with a maximum operating frequency of 2 GHz is presented. This work includes three design methods that enhance the performance of a DDFS. First, a multi-level momentarily activated bias is proposed to reduce power dissipation in the phase accumulator. Second, a coarse phase-based consecutive fine amplitude grouping scheme is presented to reduce hardware complexity and power consumption in the digital decoder. Third, the mixed-wave conversion topology in the nonlinear DAC is proposed to improve the output spectral purity. The DDFS with 9-bit amplitude resolution is capable of producing a minimum spurious-free dynamic range (SFDR) of 55.1 dBc up to Nyquist frequency at the clock frequency of 2 GHz. The prototype DDFS is fabricated in a 55-nm CMOS. It occupies an active area of 0.1 mm2 with a total power dissipation of 130 mW. The figure of merit of this DDFS is 8944 GHz•2^(SFDR/6)/W.

멀티채널과 영점회기 디지털-아날로그 변환기에 관한 연구

정연환 중앙대학교 대학원 2013 국내박사

본 학위 논문에서는 다양한 어플리케이션에서 사용되는 디지털-아날로그 변환기(DAC)를 다루고 있으며 그 성능을 개선하기 위한 다양한 DAC이 제안되었다. 파트 A에서는 박막 트랜지스터-액정 화면(TFT-LCD) 소스 드라이버를 위한 공유된 저항-스트링 채널 기법을 사용한 다채널 저항-저항-스트링 DAC (RRDAC)을 기술한다. 제안된 기법은 전역 저항-스트링의 동일한 탭에 연결된 저항-스트링 채널을 공유하여 각 저항-스트링 채널에 요구되는 등가 저항 값을 완하하여 같은 정확도에서 DAC의 크기를 최소화 할 수 있다. 이를 다른관점에서 볼 때 제안된 기법이 적용된 RRDAC은 같은 면적을 갖는 기존 구조에 비해 높은 정확도를 갖을 수 있음을 의미한다. 초기 제작 (proto-type fabrication)에서 sharing factor값으로 3이 사용되었다. 10비트 비선형 DAC 디자인에서 제안된 공유하는 채널 저항-스트링 기법은 DAC의 12% 면적 감소를 주었으며 기존 10비트 RRDAC에 비해 전체 채널 높이의 면적이 9% 감소하였다. 12비트 선형 DAC는 기존의 12비트 RRDAC에 비해 약 15%정도 면적이 절감되었다. 10비트와 12비트 초기 제작된 RRDAC은 각각 0.35um HV와 0.35um 표준 CMOS 공정으로 제작되었고 각각 최대 1.81 LSB와 0.49 LSB의 DNL 성능을 보여주었다. 10비트 디자인에서 출력 전압 편차는 720 채널에 대하여 14.2mV 이고 12비트 디자인은 다른 8개의 칩에 대하여 9.3mV이다. 10비트 디자인과 12비트 디자인에서 채널당 면적은 각각 0.01127mm2 와 0.0465mm2 이다. 파트 B에서는 3상태(tri-state) 스위치 기법이 사용된 영점 회기(RZ) 디지털-아날로그 변환기 구조를 기술한다. 제안된 기법은 기존 차동 전류 스위치와 단순한 유사 차동 플립플랍(pseudo differential F/F)을 사용하여 RZ 동작을 위한 3종의 출력을 제공한다. RZ 함수는 각 플립플랍 셀에서 오직 두개의 추가적인 트랜지스터의 비용으로 구현되고 그것은 단지 5% 미만의 전력 소모 증가를 일으킨다. 제안된 스위칭 기법의 장점을 입증하기 위해 10비트 RZ DAC이 180nm 표준 CMOS 공정으로 제작되었다. 측정된 결과는 650MHz 클럭 주파수에서 동작 할 때 첫번째 나이퀴스트(Nyquist) 대역과 두번째 나이퀴스트 대역에서 각각 최소 60 dBc와 54 dBc의 잡음이 없는 동작 대역(SFDR)을 갖는다. 전체 전력 소모는 64 mW이고 실제 면적은 0.33 mm2이다. In this thesis, the analyses of digital-to-analog converters (DACs) in various applications are presented and architectures and schemes to improve their performance are proposed. In part A, multi-channel resistor-resistor-string DAC (RRDAC) using a shared channel R-string scheme for thin film transistor - liquid crystal display (TFT-LCD) source driver is proposed. The proposed scheme relaxes the required equivalent resistance value of each channel R-string by sharing a channel R-string connected to the same tap of the global R-string simultaneously, thus minimizing DAC size of the same accuracy. In other words, the RRDAC with the proposed scheme can achieve the higher accuracy compared to the conventional RRDAC under the same size. In prototype fabrications, The SF of 3 is commonly used to prototype fabrications which includes 10-bit nonlinear and 12-bit linear design. In 10-bit nonlinear DAC design, the proposed shared channel R-string scheme gives 12 % area shrinkage of DAC and 9% saved area of total channel height when compared with a conventional 10-bit RRDAC. The 12-bit linear DAC design is saved by approximately 15% compared to a conventional 12-bit RRDAC. The 10-bit and 12-bit prototype RRDAC are fabricated using 0.35 um HV and 0.35 um standard CMOS technology, respectively, and produce a maximum DNL of 1.81 LSB and 0.49 LSB, respectively. In 10-bit design, output voltage deviation is 14.2 mV for 720 channels and 12-bit design produces 9.3 mV for different 8 chips. The area per channel of 10-bit design and 12-bit design are 0.01127 mm2 and 0.0465 mm2, respectively. In part B, return-to-zero (RZ) DAC architecture with a tri-state switching scheme is proposed. The proposed scheme provides a triple weight output for RZ operation by using a conventional differential current switch and simple pseudo differential F/Fs. The RZ function is realized at the expense of only two additional transistors in each F/F cell, which results in less than 5% increase in power dissipation. In order to demonstrate advantages of the proposed switching scheme, a 10-bit RZ DAC is fabricated using 180 nm standard CMOS technology. Measured results show that the worst SFDR performances are 60 dBc and 54 dBc are in the 1st and 2nd Nyquist bands, respectively, when operating at 650 MHz clock frequency. Total power consumption is 64 mW, and the active area occupies 0.33 mm2.

출력전압이 사용된 Charge-control방법을 이용한 SIMO DC-DC Buck converter

팜응옥손 중앙대학교 대학원 2015 국내석사

이 논문은 단일 인덕터 다중 출력(SIMO) 직류-직류 변환기를 위한 새로운 제어 방식을 제안한다. 그리고 이 새로운 제어 방식은 “Output Voltage-Related Charge Control”로 명명한다. SIMO 직류-직류 변환기에서 cross regulation은 가장 큰 이슈이고, 이런 문제를 줄이기 위해 그 동안 많은 논문들이 보고되었다. 하지만 많은 논문들에서는 cross regulation을 줄이기 위해 의도적으로 직류-직류 변환기의 일부 성능들을 저하시켰다. 이러한 논문 중에는 freewheeling 스위치를 사용한 방식이 있다. 이 방식은 cross regulation을 현저하게 감소시키지만, 칩 사이즈가 커지고 전력 효율은 낮아지며 추가적인 궤환 제어 회로 또는 보상 회로를 필요로 한다는 문제점을 갖는다. 다른 논문에서는 이런 복잡한 추가적인 궤환 제어 회로와 freewheeling 스위치를 제거한 방식을 제안하였지만, 그 결과 부하의 범위가 제한되었다. 이러한 이전 방식들의 문제점 때문에 freewheeling 스위치와 추가적인 궤환 제어 회로를 사용하지 않으면서도 cross regulation을 감쇠시키고 넓은 출력 전력 범위를 갖게 하는 제어 방식의 필요성이 대두되었다. 이 논문에서는 최근의 SIMO 직류-직류 변환기의 최신 기술 동향을 요약하고, 그 문제점에 대해서 보고할 것이다. 그 뒤 이러한 문제점들을 극복할 수 있는 새로운 제어 방식을 소개할 것이다. A new control method for Single-Inductor-Multiple-Output (SIMO) DC-DC Buck converter is proposed in this paper which names “Output Voltage-Related Charge Control”. In SIMO DC-DC converter, cross-regulation is the biggest challenge. In order to resolve the cross-regulation issues, many researches have been reported. However, in those researches some performances of converter are declined intentionally to improve cross-regulation issue. In some works, freewheeling switch was inserted. This improves cross-regulation remarkably at the price of larger chip size, lower power efficiency and extra loop control or compensation circuit. In other works, the complexity of the extra-loop control and freewheeling switch are removed, however the load range of these converters were limited. From these problems, there is a requirement for new control method which can reduce the cross-regulation without using the freewheeling switch nor extra-loop control and still achieve large output power range and small cross-regulation. This paper reports a summary on recent state-of-art SIMO converters and their limitations, and introduces a new control method to overcome the existing problems.

PWFM을 적용한 Buck Converter

황원준 중앙대학교 대학원 2013 국내석사

사용하고자 하는 전력의 량이 변화 함에도 일정량 이상의 전력변화 효율을가지는 Buck type DC-DC converter를 소개한다. 소개하는 converter는 Mobile application에 적용될 수 있는 회로이다. Mobile application은 application의 특성상 회로의 대기시간이 길다는 점에 감안하여 저전력의 로드에도 고효율의 전력변환 효율을 가지는 회로를 설계하였다. 기존방식인 PWM과 PFM을 혼용하여 쓰는 방식에서는 로드사용전력량이 많으면 PWM, 적으면 PFM을 사용한다. 이 방법은 두가지 방법이 바뀔 때 전력변환 효율이 떨어짐을 보이는데 제안하는 PWFM방법은 이때의 전력변환 효율을 보상하는 방법이다. simulation결과 89.9%(로드 소비 전력 5mW~10mW)까지 떨어젔던 전력변환효율이 제안하는 방법을 사용하면 93%이상을 유지한다. This paper introduces the Buck converter using Pulse Width and Frequency Modulation for wide band load power variation. This converter is using for mobile application. Mobile application is on characteristic many standby time. So we have a wide range of load power converter is required. conventional type buck converter (PWM/PFM switching) has low efficiency when two type of change. So proposed type converter(PWFM) efficiency is higher when convensional converter is changed mode. In simulation result, conventional converter's power efficiency is reduce by 89.9% when load power is 5mW ~ 10mW. But the efficiency of the proposed converter when using the same load power is more than 93%.

SAR-type ADC를 적용하여 빠른 Settling time을 갖는 2-step Buck converter

박수완 중앙대학교 대학원 2012 국내석사

Mobile application에 적용되는 2-step Buck converter를 소개한다. Successive Approximation Resistor (SAR)-type Analog to Digital Converter (ADC)를 사용하여 빠른 settling time을 갖는 2-step Buck converter를 소개한다. 이 구조는 Digital Pulse Width Modulator (DPWM)가 가질 수 있는 pulse의 width를 한정시켜줌으로써 settling time을 줄일 수 있다. Conventional Buck converter에 비해 rising time이 46.7%, falling time이 82.9% 빨라졌다. Test 결과 rising time이 24ms, falling time이 6ms으로 측정되었다. 이때의 current 변화는 8mA에서 140mA이고, 1.95kHz의 switching frequency를 가지며 off-chip inductor와 capacitor는 각각 22uH와 470uF이다. 본 2-step Buck converter는 0.18um CMOS 공정으로 설계되었다. This paper introduces the 2-step Buck converter using Successive Approximation Resistor (SAR)-type Analog to Digital Converter (ADC) for fast settling time in mobile applications. The 2-step Buck converter reduces settling time by restricting a segmented range of pulse width. Rising time and falling tipme are improved by 46.7% and 82.9% faster than conventional Buck converter respectively. Measured rising time and falling time of are 24ms and 6ms respectively when current changes from 8mA to 140mA at 1.95kHz switching frequency with the off-chip inductor of 22uH and the capacitor of 470uF. The 2-step Buck converter is fabricated in a 0.18um CMOS process.